JP3866111B2 - 半導体集積回路及びバーンイン方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号に同期する外部出力動作の高速化へ対処するための半導体集積回路技術に関し、例えば、外部インタフェース部分には内部回路に比べて高耐圧のＭＯＳトランジスタを用いた半導体集積回路、さらにはそのような半導体集積回路におけるバーンイン方に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平９−８６３２号公報には、回路素子の微細化及び低消費電力等の観点より、外部電源電圧をＬＳＩ内部で降圧し、内部回路の動作電源に降圧電圧を利用し、外部インタフェース回路を外部電源電圧で動作させる技術が記載される。また、特開２０００−３５３９４７公報には、内部信号レベルを、半導体素子耐圧以上の信号レベルに変換して出力する機能と、変換前の内部信号レベルで出力する機能とを有する半導体出力回路において、出力バッファトランジスタのゲート・ソース間耐圧を増す為の保護用ＭＯＳトランジスタを電源側に設けた出力バッファに対し、その保護用ＭＯＳトランジスタのオン抵抗に起因する信号立ち上がり変化速度が、レベル変換を行わない（出力バッファの電源電圧が内部回路と同じ）場合に遅くなるのを防止するために、前記保護用ＭＯＳトランジスタのオン抵抗をゲート電圧制御で可変可能にする技術が記載される。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、クロック信号に同期する外部出力動作の高速化への対応という点で、レベル変換機能による出力動作遅延、更にはクロック信号の伝搬遅延による外部出力動作遅延について着目されていない。本発明者は、クロック信号に同期する外部出力動作の高速化への対応という点で以下の点について検討した。
【０００４】
第１に、レベル変換機能による出力動作遅延について検討した。例えば、０．３５μｍプロセス以降の半導体集積回路は、内部には耐圧の低いＭＯＳトランジスタを使用し、外部とのインタフェース部には高耐圧ＭＯＳトランジスタを使用する。内部回路を３．３Ｖのような低電圧で動作させ、インタフェース部を５．０Ｖのような高電圧で動作可能にするために、内部回路と入出力バッファとの間には低電圧振幅を高電圧振幅に変換するレベル変換回路が挿入される。内部回路及びインタフェース部の双方に低電圧電源を供給すれば半導体集積回路全体を低電圧動作させることが可能である。ここで、そのような半導体集積回路に、ＰＣ（パーソナル・コンピュータ）内パラレルインタフェースであるＬＰＣ（Low Pin Count）バスインタフェース用ホストインタフェースモジュール（以下単にＬＰＣモジュールとも記す）を搭載することを検討した。ＬＰＣのような高速ホストインタフェース仕様ではバス配線を抑えた上に、３３ＭＨｚのＰＣＩ(Peripheral Component Interconnect)クロック（外部クロック信号）に同期してデータ通信を行なう為、半導体集積回路内部での信号伝播遅延に対してより厳しい設計が求められる。外部電源についても３．３Ｖのような低電圧電源を利用して低い信号振幅を実現する。しかしながら、レベル変換回路による出力動作遅延、内部クロックの伝搬遅延により、外部クロック信号に対するデータ出力タイミングの遅延が大きくなることが本発明者によって見いだされた。
【０００５】
そこで本発明者は、レベル変換回路による出力動作遅延については、ＬＰＣモジュールの動作を保証する場合は内部回路及インタフェース部の双方共に低電圧動作のみである事から，レベル変換回路を配線層のマスタスライスでバイパスさせる対策を検討した。しかしながら、バーンイン時に高耐圧ＭＯＳトランジスタに高電圧を印可するためにインタフェース部を７．０Ｖのような高電圧で動作させ、内部回路を４．６Ｖのような低電圧動作させると、バイパスさせた部分ではレベル変換機能が実現されていないため、そのようなインタフェース部で低振幅信号を受けるインバータ若しくはクロックドインバータのような回路には、中間電位が印可され、貫通電流が流れる。この貫通電流は、ホットキャリアによるＭＯＳトランジスタの閾値電圧シフトやＭＯＳトランジスタの破壊を引き起こす。
【０００６】
バーンイン時に内部回路及びインタフェース部の双方に４．６Ｖ程度の低電圧を印可するなら、上記問題は発生しないが、逆に、高耐圧ＭＯＳトランジスタに対して十分な電圧ストレスをかけることができない為、初期不良を見出せず、出荷後に市場で不良が顕在化する可能性が高くなり、信頼性低下が余儀なくされる。ＬＰＣモジュール用の外部端子はＰＣＩバスに準拠しており、反射波を利用する終端のない環境で使用される為、最悪の場合電源電圧の２倍の電圧が端子に印加される為、それに接続するインタフェース部のＭＯＳトランジスタには依然として高耐圧であることが要求されるからである。
【０００７】
第２に、クロック信号の伝搬遅延による外部出力動作遅延について検討した。例えばＬＰＣモジュールでは３３ＭＨｚのＰＣＩクロック（外部クロック信号）の立ち上り変化から所定の許容遅延時間以内に出力データを確定させなければならない。許容遅延時間が短くなると、データ出力用のラッチクロック信号に内部ＣＰＧ（クロックパルスジェネレータ）生成のクロック信号を用いたのでは間に合わなくなる虞のあることが本発明者によって見出された。
【０００８】
本発明の目的は、レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点より、クロック信号に同期する外部出力動作の高速化を実現することができる半導体集積回路を提供することにある。
【０００９】
本発明の目的は、クロック遅延の抑制という観点より、外部クロック信号に同期する外部出力動作の高速化を実現することができる半導体集積回路を提供することにある。
【００１０】
本発明の別の目的は、レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点よりクロック同期の外部出力動作を高速化した半導体集積回路におけるバーンインによる信頼性を向上させることができるバーンイン方法を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点による、本発明の半導体集積回路は、第１回路（４，７）と、前記第１回路よりも高耐圧の第２回路（３）とを有し、双方の回路の動作電圧を等しくし又は相違させることが可能である。前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能な複数のレベル変換回路（３４，３５，５４，５５）と、前記レベル変換回路の出力を受ける複数の外部出力バッファ（３３，５３）と、所定のレベル変換回路（５４，５５）の入力を所定の外部出力バッファ（５３）の入力へバイパスさせるバイパス経路（７０，７１）と、前記所定の外部出力バッファの入力に対する前記所定のレベル変換回路又はバイパス経路の接続を選択する選択回路（７４）とを有する。
【００１４】
第１回路及び第２回路を低電圧動作させる利用形態では前記所定のレベル変換回路におけるバイパス経路を所定の外部出力バッファの入力に接続する。バイパス経路に接続された外部出力バッファを利用する外部インタフェースではレベル変換により動作遅延の影響を受けず、外部との高速インタフェースを実現することが可能になる。
【００１５】
半導体集積回路を適用するシステム上の要求により外部インタフェースに高電圧を利用する利用形態では、第１回路を低電圧動作、第２回路を高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路における低電圧の信号振幅を第２回路の高電圧の信号振幅に変換して外部出力バッファに供給可能にされる。
【００１６】
上記何れの利用形態を採用する場合にも、バーンインでは、第１回路をバーンイン用低電圧動作、第２回路をバーンイン用高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路におけるバーンイン用低電圧の信号振幅を第２回路のバーンイン用高電圧の信号振幅に変換して外部出力バッファに供給可能とする。第１回路の相対的に小さい振幅の中間レベル信号によって第２回路に貫通電流が流れることはないから、その貫通電流に起因する第２回路の特性劣化や破壊は生じない。したがって、第１回路及び第２回路をその耐圧に見合った動作電源を用いてバーンインすることが可能であるから、バーンインによる信頼性を保証する事ができる。
【００１７】
〔２〕前記レベル変換回路は相互にレベル変換範囲の相違する複数のレベル変換回路から構成してもよい。第１回路と第２回路を相互に異なる動作電圧とするとき、その動作電圧差が大きい場合にも対処できるようにするには、レベル変換範囲に応じて最適なレベル変換回路を複数用意しておき、実際に半導体集積回路を動作させるときの動作電圧差に応じて、使用するレベル変換回路を選択すればよい。
【００１８】
〔３〕本発明の具体的な形態として、半導体集積回路が第１外部端子（ＶＣＣ）からの入力電圧を降圧する内部電源降圧回路を有するとき、前記第２回路は第１外部端子に供給される入力電圧を動作電圧とする。前記第１回路は前記内部電源降圧回路の降圧出力電圧又は第２外部端子（ＶＣＬ）からの入力電圧を動作電源とする。
【００１９】
第１回路及び第２回路の動作電圧を相違させるときは第１端子に外部電源電圧を接続し、第２端子に安定化容量素子を接続すればよい。第１回路及び第２回路の動作電圧を等しくするときは、第１端子及び第２端子に同じ外部電源電圧を接続すればよい。このとき、内部電源降圧回路は、その動作を停止させてもよいが、外部電源回路に比べて電源供給能力は小さいから、動作させても支障はない。
【００２０】
前記第１回路は前記選択回路の選択制御情報（８７）を保持するレジスタ手段（９４）を有してよい。
【００２１】
前記第１回路は、例えばクロック信号（１０４，１０５）に同期して前記所定の外部出力バッファの出力データを保持する出力ラッチ回路（９０）と、前記出力ラッチ回路にラッチするデータを処理するデータ処理回路（２０）とを有する。
【００２２】
このとき、前記出力ラッチ回路は所定のＩＯポートの一部であってもよい。或は、前記出力ラッチ回路は前記所定の外部出力バッファに隣接される専用回路であってもよい。外部出力バッファに隣接されることにより、外部出力バッファへのラッチデータの伝播遅延を小さくすることができる。
【００２３】
前記クロック信号は、外部から前記出力ラッチ回路及び前記データ処理回路に並列に供給されてよい。前記出力ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作においてクロック遅延の影響を小さくすることが可能にある。
【００２４】
更に具体的な形態として、前記データ処理回路はホストインタフェース制御回路である。例えば、前記ホストインタフェース制御回路及び出力ラッチ回路は３３ＭＨｚの前記外部クロック信号に同期動作する。
【００２５】
〔４〕本発明に係るバーンイン方法は、第１回路と、前記第１回路よりも高耐圧の第２回路とを有し、双方の回路の動作電圧を等しくし又は相違させることが可能であり、前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能なレベル変換回路と、前記レベル変換回路の出力を受ける外部出力バッファと、所定のレベル変換回路の入力を選択的に外部出力バッファの入力へバイパスさせるバイパス回路とを有する半導体集積回路に対するバーンインに当たり、第１回路と第２回路の動作電圧を相違させ、前記バイパス回路にバイパス非選択を設定する。
【００２６】
〔５〕クロック遅延の抑制という観点による、本発明に係る半導体集積回路は、外部出力バッファ（５３）と、前記外部出力バッファから出力すべきデータを外部クロック信号（１００）に同期してラッチするラッチ回路（９０）と、前記ラッチ回路にラッチすべきデータの処理回路（２０）とを有する。前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。
【００２７】
前記ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作において内部クロック遅延の影響を小さくすることが可能になる。
【００２８】
前記ラッチ回路を前記外部出力バッファの近傍に配置すれば、外部出力バッファへのラッチデータの伝播遅延を小さくすることができる。
【００２９】
前記ラッチ回路とは別に、前記外部出力バッファから出力すべきデータを内部クロック信号に同期してラッチ可能なＩＯポート（９３）を設け、選択的に前記ＩＯポートの動作と前記ラッチ回路の動作を切り換え可能に構成してもよい。
【００３０】
〔６〕本発明の更に別に観点による半導体集積回路は、中央処理装置と、基準クロック信号を受けて上記中央処理装置に供給されるべき動作クロックを発生するクロック発生回路と、前記中央処理装置に結合される内部バスと、前記内部バスに結合され、複数の出力バッファ、前記複数の出力バッファから出力すべきデータを外部クロック信号に同期してラッチする複数のラッチ回路及び前記複数のラッチ回路にラッチされるべきデータを処理する処理回路を有するホストインタフェースモジュールと、前記外部クロック信号を外部から供給される外部端子と、を有し、前記複数のラッチ回路は前記複数の出力バッファの近傍にそれぞれ配置され、前記外部端子に供給された前記外部クロック信号は、前記複数のラッチ回路に共通に入力される。
【００３１】
具体的な態様として、上記において前記ホストインタフェースモジュールは、ＬＰＣ（Low Pin Count）バスインタフェース用ホストインタフェースモジュールであってよい。
【００３２】
更に具体的な態様として、前記複数の出力バッファから出力すべきデータを前記クロック発生回路から出力される内部クロック信号に同期してラッチ可能なＩＯポートを有し、選択的に前記ＩＯポートの動作と前記ラッチ回路の動作が切り換え可能にされてよい。
【００３３】
さらに、前記内部バスに結合され、外部から供給されたアナログ信号をデジタル信号へ変換するＡＤ変換回路を有し、前記前記ホストインタフェースモジュールは、前記ＡＤ変換回路によって変換された前記デジタル信号を前記半導体集積回路に結合されるべきホストプロセッサへ供給するように構成してもよい。
【００３４】
【発明の実施の形態】
図１には本発明に係る半導体集積回路の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、単結晶シリコンのような1個の半導体基板（チップ）に例えば公知のＣＭＯＳ集積回路製造技術により形成される。特に制限されないが、チップの周囲にボンディングパッドのような多数の外部端子２が配置され、その内側にバッファ部３、入出力ポート４、アナログポート５、内部電源降圧回路６が配置され、中央部に、内部ディジタル部７及びアナログ部８が配置される。
【００３５】
前記入出力ポート４及び内部ディジタル部７は、比較的耐圧の低いＭＯＳトランジスタ等によって構成される第１回路を成す。これに対し、前記バッファ部３は比較的耐圧の高いＭＯＳトランジスタ等によって構成される、高耐圧の第２回路を成す。前記アナログポート５、内部電源降圧回路６及びアナログ部８も、比較的耐圧の高いＭＯＳトランジスタ等によって構成される。
【００３６】
内部ディジタル部７は、振動子又は基準システムクロック信号に基づいて内部動作クロック信号を生成するクロック発振器１０、中央処理装置（ＣＰＵ）１１、ＣＰＵ１１の動作プログラムなどを保有するＲＯＭ１２、ＣＰＵ１１のワーク領域等に利用されるＲＡＭ１３、例外処理要求及び割込み処理要求に応答してＣＰＵ１１への割込みを制御する割込みコントローラ１４、ＣＰＵ１１による初期設定にしたがってデータ転送制御を行なうデータトランスファコントローラ（ＤＴＣ）１５、ＣＰＵ１１又はデータトランスファコントローラ１５によるアクセス動作に応答して内部バス及び外部バスに対するバス制御を行なうバスコントローラ１６を有する。更に、内部ディジタル部６は、ＩＯコントローラ（入出力制御回路）として、シリアルコミュニケーションインタフェース（ＳＣＩ）コントローラ１８、ＩＳＡ（Industry Standard Architecture）バスＨＩＦ（Host Interface）回路１９、及びＬＰＣバスＨＩＦ回路（ＬＰＣバスインタフェースモジュールとも称する）２０を有する。その他に内部ディジタル部６は、ウォッチドッグタイマ（ＷＤＴ）２１、１６ビットフリーランニングタイマ２２、８ビットタイマ２３、８ビットＰＷＭ（Pulse Width Modulator）２４、１４ビットＰＷＭ２５、及びＩ２Ｃ（Inter IC）２６を備える。
【００３７】
前記アナログ部８はアナログ・ディジタル変換回路（Ａ／Ｄ）２７、ディジタル・アナログ変換回路（Ｄ／Ａ）２８を備える。
【００３８】
マイクロコンピュータ１は電源用端子として、電源端子ＶＣＣ、回路の接地端子ＧＮＤ、低圧動作用端子ＶＣＬ、アナログ電源端子ＡＶＣＣ、アナログ接地端子ＡＶＳＳを有する。アナログ電源端子ＡＶＣＣ及びアナログ接地端子ＡＶＳＳはアナログポート５及びアナログ回路部８に専用化される。
【００３９】
前記電源端子ＶＣＣから供給される動作電源はバッファ部３及び内部電源降圧回路６に供給される。内部電源降圧回路６は電源端子ＶＣＣから供給される動作電源の電圧を降圧し、降圧電圧を入出力ポート４及び内部ディジタル部７の降圧電源として供給する。前記低圧動作用端子ＶＣＬは降圧電源の供給経路に接続する。マイクロコンピュータ１は、電源端子ＶＣＣに比較的高い電圧受けて動作する高電圧動作と、電源端子ＶＣＣに比較的低い電圧受けて動作する低電圧動作の双方に対応する。
【００４０】
図２にはマイクロコンピュータの高電圧動作時における電源端子接続形態が例示される。電源端子ＶＣＣには外部電源回路３０より４．５〜５．５Ｖの外部電源が供給される。内部電源降圧回路は例えば３．２Ｖ程度に降圧した降圧電圧を出力する。低圧動作用端子ＶＣＬには安定化容量素子３１（例えば０．１μＦ）が接続される。これにより、バッファ部３は４．５〜５．５Ｖの外部電源で動作し、入出力ポート４及び内部ディジタル部７は３．２Ｖ程度の降圧電圧で動作する。
【００４１】
図３にはマイクロコンピュータの低電圧動作時における電源端子接続形態が例示される。電源端子ＶＣＣ及び低圧動作用端子ＶＣＬには外部電源回路３２より３．０〜３．６Ｖの外部電源が供給される。内部電源降圧回路６は降圧動作を停止すればよいが、外部電源回路３２に比べてその電源供給能力は小さいから動作させても実質的に支障はない。これにより、バッファ部３、入出力ポート４及び内部ディジタル部７は３．０〜３．６Ｖの比較的低い外部電源で動作する。
【００４２】
図４にはバッファ部３における出力バッファ及びレベル変換回路が例示される。出力バッファ３３はｐチャネル型ＭＯＳトランジスタＱ１とｎチャネル型ＭＯＳトランジスタＱ２とによりＣＭＯＳインバータで構成される。ＭＯＳトランジスタＱ１、Ｑ２のゲート電極はレベル変換回路３４，３５の出力をインバータ３６，３７を介して受ける。レベル変換回路３４，３５には入出力ポート４の出力ラッチ回路４０のラッチデータが出力制御回路４１を介して供給される。前記高電圧動作時において、レベル変換回路３４，３５は降圧電圧を振幅とする比較的振幅の小さい信号を入力し、外部電源電圧の振幅に変換して出力する。例えばレベル変換回路３４においてＭＯＳトランジスタＱ３，Ｑ４が降圧電圧のハイレベルを受け、ＭＯＳトランジスタＱ５，Ｑ６がローレベルを受けると、ＭＯＳトランジスタＱ４がオン、ＭＯＳトランジスタＱ３，Ｑ７がオフ、ＭＯＳトランジスタＱ６がオフ、ＭＯＳトランジスタＱ５，Ｑ８がオンにされ、ＭＯＳトランジスタＱ５とＱ６のコモンドレインに外部電源電圧のハイレベルを得る。このレベル変換機能により、バッファ部３において外部電源を動作電源とする回路が降圧電圧のハイレベルを中間レベルとして受けることによる誤動作及び不所望な貫通電流の発生を抑制することができる。
【００４３】
低電圧動作時にはレベル変換回路の入力と出力の間に実質的なレベル変換は行われないが、入力に応答する出力論理値が確定するにはレベル変換回路におけるスタティックラッチ動作を経ることが必要であり、これは出力動作遅延を構成することになる。
【００４４】
尚、図４において４２、４３はインバータである。出力制御回路４１はインバータ４４〜４７、２入力ノアゲート４８及び２入力ナンドゲート４９から構成される。出力制御回路４１は制御信号５０のローレベルで出力バッファ３３を高出力インピーダンスとし、制御信号５０のハイレベルにより出力バッファ３３によるラッチデータの出力動作を可能にする。
【００４５】
図５にはバッファ部３においてＬＰＣバスＨＩＦ回路２０の出力に割当てられる出力バッファ及びレベル変換回路が例示される。同図に示される構成は、図４と夫々同じ構成の、出力バッファ５３、レベル変換回路５４，５５、及び出力制御回路６１を基本とし、その上で、バイパス経路７０，７１と選択回路７４を備えて構成される。
【００４６】
バイパス経路７０，７１は、レベル変換回路５４，５５の入力をインバータ７２、７３などを介して出力バッファ５３の入力へバイパスさせる。選択回路７４は、出力バッファ５３に対するレベル変換回路５４，５５又はバイパス経路７０，７１の接続を選択する回路である。選択回路７４はレベル変換回路５４又はバイパス経路７０の接続を選択するために排他的に出力動作可能にされるクロックドインバータ７５，７６を有し、クロックドインバータ７５，７６の出力はインバータ８０，５６を介してＭＯＳトランジスタＱ１のゲート電極に接続する。また、選択回路７４はレベル変換回路５５又はバイパス経路７１の接続を選択するために排他的に出力動作可能にされるクロックドインバータ７７，７８を有し、クロックドインバータ７７，７８の出力はインバータ８１，５７を介してＭＯＳトランジスタＱ２のゲート電極に接続する。
【００４７】
前記クロックドインバータ７５〜７８は制御信号８７によってその動作が選択される。制御信号８７はインバータ８２〜８４を介して相補信号に変換されてクロックドインバータ７５〜７８に供給される。制御信号８７のハイレベルによりバイパス経路７０，７１が選択され、制御信号８７のローレベルによりレベル変換回路５４，５５の出力が選択される。
【００４８】
図５では出力制御回路６１はインバータ６４〜６７、２入力ノアゲート６８及び２入力ナンドゲート６９から構成される。出力制御回路６１は制御信号８５のローレベルで出力バッファ５３を高出力インピーダンスとし、制御信号８５のハイレベルにより出力バッファ５３によるデータ８８の出力動作を可能にする。前記データ８８は代表的に示された出力ラッチ回路８６から出力される。出力ラッチ回路８６は、クロック端子ＣＫに供給されるクロック信号に同期してデータをラッチする。
【００４９】
図６には図５のバッファ部３における信号波形が例示される。バイパス経路７０，７１の出力波形と、レベル変換回路５４，５５におけるインバータ６２，６３の出力とを比べると、レベル変換回路５４，５５の出力はその動作遅延により遅れるが、バイパス経路７０，７１ではそのような動作遅延による遅れを生じない。
【００５０】
ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なうときは（ＬＰＣ通信有効時）、ハイレベルの制御信号８７にてバイパス経路７０，７１を選択することにより、ラッチ回路８６の出力動作タイミング（ラッチ回路８６によるデータ８８のラッチ動作を規定するクロック変化）に対して、比較的早いタイミングでそのラッチデータが出力端子２から出力される。この時のラッチデータの出力経路ではレベル変換回路５４，５５による動作遅延の影響を受けないからである。
【００５１】
ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なわないときは（ＬＰＣ通信無効時）、ローレベルの制御信号８７にてレベル変換回路５４，５５を選択することにより、前記ラッチ回路８６の出力動作タイミング（ラッチ動作を規定するクロック変化）に対して、遅延したタイミングでそのラッチデータが出力端子２から出力される。この時はレベル変換回路５４，５５による動作遅延の影響を受けるからである。
【００５２】
図７にはＬＰＣ通信の有効／無効と動作電源との対応関係が例示される。動作状態はバーンインと通常動作（バーンイン以外の動作状態）とに大別され、通常動作はＬＰＣ通信有効と無効の状態に大別される。通常動作のＬＰＣ通信有効時では低電圧動作状態とし、端子ＶＣＣ、ＶＣＬに３．３Ｖのような低電圧を供給し、バッファ部３、入出力ポート４及び内部ディジタル部７を３．３Ｖのような低電圧電源で動作させる。この動作形態において、ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なう場合には、制御信号８７がハイレベル（この場合には３．３Ｖ）に設定されることにより、当該インタフェース用のバッファ部３では、選択回路７４のクロックドインバータ７６，７７がオン、クロックドインバータ７５，７８がオフにされ、バイパス経路７０，７１が選択され、前記高速のＬＰＣバスインタフェースを実現することができる。ＬＰＣバスインタフェース以外の外部インタフェース用バッファ部に関しては、低電圧動作状態においても出力信号はレベル変換回路を通ることになる。ここでは、ＬＰＣバスインタフェース以外の外部インタフェースでは、レベル変換回路の動作遅延が問題になる程厳しい出力タイミングが要求されていないからである。
【００５３】
通常動作のＬＰＣ通信無効時では高電圧動作状態とし、端子ＶＣＣに５．０Ｖの外部電源を供給し、端子ＶＣＬに安定化容量を結合し、バッファ部３を外部電源で動作させ、入出力ポート４及び内部ディジタル部７を３．２Ｖのような内部降圧電圧で動作させる。この動作形態では前記制御信号８７がローレベル（この場合には０Ｖ）に設定され、バッファ部３では、選択回路７４のクロックドインバータ７６，７７がオフ、クロックドインバータ７５，７８がオンにされ、レベル変換回路５４，５５の出力が選択され、降圧電圧の低振幅信号をレベル変換回路５４，５５で外部電源の振幅に拡張して、出力バッファ５３から外部端子２に出力させることができる。したがって、５Ｖのような比較的高い動作電圧を用いるデータ処理システムに適用させて動作させることが可能になる。
【００５４】
通常動作時にＬＰＣ通信を有効／無効何れで利用する場合にも、バーンイン時には、電源端子ＶＣＣに７．０Ｖのようなバーンイン用高電圧を印加し、通常動作のＬＰＣ通信無効状態と同じように制御信号８７をローレベルに設定し、電圧変換回路５４，５５による変換機能を有効にしておく。したがって、相対的に耐圧の低い入出力ポート４及び内部ディジタル部７に対しては比較的電圧の低い４．６Ｖ程度の電圧でバーンインを行なうことができ、耐圧の高いバッファ部３などに対しては比較的電圧の高い７．０Ｖ程度の外部電源電圧でバーンインを行なうことができ、高耐圧回路３に対してもバーンインの信頼性を保証することができる。しかも、低電圧動作される入出力ポート２はレベル変換回路５４，５５を介して高電圧動作されるバッファ部３と接続するから、入出力ポート２からバッファ部３のインバータに直接中間レベルの信号が供給され続ける事態を一切生じない。
【００５５】
図８にはＬＰＣバスインタフェースの為にバイパス経路を採用しないマイクロコンピュータにおいて通常動作時にＬＰＣ通信有効として利用する場合を図５との比較例として示す。図８において、インバータ６４，６５の入力をプルアップし、インバータ６２，６３の出力をフローティングとし、ノアゲート６８の出力を配線でインバータ５６の入力にバイパスし、ナンドゲート６９の出力を配線でインバータ５７の入力にバイパスする。上記バイパスなどの処理は配線マスタスライスなどのプロセス上の固定的な手法で選択されている。これにより、前記低電圧動作されるＬＰＣ通信有効とする利用形態において、レベル変換回路５４，５５の動作遅延がＬＰＣインタフェースの為のデータ出力動作に影響を与えなくなる。しかしながら、バーンイン時に、図５の場合のバーンイン時と同じように７．０Ｖ程度のバーンイン電圧を外部端子ＶＣＣに与えて高電圧動作状態にすると、バッファ部３に対して高電圧によるストレスをかけることはできるが、バイパス用配線を介してインバータ５６，５７のゲートに４．６Ｖ程度の電圧振幅を持つ中間レベルの信号が入力され、インバータ５６，５７に貫通電流が流れ、閾値電圧が変化したり破壊の虞を生ずる。図５に例示されるようにＬＰＣバスインタフェースの為のバイパス経路７０，７１と選択回路７４を採用するマイクロコンピュータではその虞は全くない。
【００５６】
図９には図５の回路構成とＬＰＣバスＨＩＦ回路２０との接続関係が例示される。図５の回路構成に対応させて入出力ポート４は、例えばＬＰＣ用出力ラッチ回路９０を有する出力制御回路９１と汎用出力ラッチ回路９２を有する出力制御回路９３を備える。出力制御回路９１はＬＰＣバスＨＩＦ回路２０に接続されて専用化される。出力制御回路９３は内部データバスを介して８ビットタイマ２３等のその他の周辺回路に接続可能にされ、汎用的に利用される。
【００５７】
ＬＰＣバスＨＩＦ回路２０はＬＰＣイネーブルビットＥｌｐｃ等の制御ビットを含むコントロールレジスタ９４を有する。Ｅｌｐｃ＝“１（ハイレベル）”でＬＰＣ通信有効が設定され、Ｅｌｐｃ＝“０（ローレベル）”でＬＰＣ通信無効が設定される。このＬＰＣイネーブルビットＥｌｐｃは、出力制御回路９１，９３に供給され、且つ、制御信号８７として前記選択回路７４に供給される。
【００５８】
Ｅｌｐｃ＝“１”（８７＝“１”）で指示されるＬＰＣ通信有効時には、ＬＰＣ用の出力制御回路９１が動作可能にされ、汎用の出力制御回路９３は動作不可能にされる。このとき、ハイレベルの制御信号８７により、前記バイパス経路７０，７１が選択され、レベル変換機能が無効にされ、前記低電圧動作による高速出力動作可能な状態にされる。一方、Ｅｌｐｃ＝“０”（８７＝“０”）で指示されるＬＰＣ通信無効時には、ＬＰＣ用の出力制御回路９１が動作不可能にされ、汎用の出力制御回路９３が動作可能にされる。このとき、ローレベルの制御信号８７により、レベル変換回路５４，５５によるレベル変換機能が有効にされ、前記高電圧動作によるレベル変換出力動作が可能な状態にされる。
【００５９】
ＬＰＣ通信を有効にするときのマイクロコンピュータは低電圧動作形態で動作電源の供給を受ける。Ｅｌｐｃ＝“１”（８７＝“１”）で指示されるＬＰＣ通信有効時には、ＬＰＣ用の出力制御回路９１が動作可能にされ、汎用の出力制御回路９３は動作不可能にされる。出力制御回路９１は、動作可能にされると、ＬＰＣバスＨＩＦ回路２０からのインタフェースデータをクロック信号に同期させて出力ラッチ回路９０にラッチさせ、制御信号８５により出力ゲート回路６１を出力動作可能に制御して、データ８８を出力バッファ５３から出力可能にする。このとき選択回路７４は制御信号８７にてバイパス経路７０，７１を選択するから、出力バッファ５３による出力動作は、レベル変換回路５４，５５による動作遅延の影響を受けず、高速化される。汎用の出力制御回路９３は、動作不可能にされると、制御信号８５及びデータ８８の出力端子を高出力インピーダンス状態に制御する。
【００６０】
一方、ＬＰＣ通信を無効にするときのマイクロコンピュータは高電圧動作形態で動作電源の供給を受ける。Ｅｌｐｃ＝“０”（８７＝“０”）で指示されるＬＰＣ通信無効時には、汎用の出力制御回路９３が動作可能にされ、ＬＰＣ用の出力制御回路９１は動作不可能にされる。出力制御回路９３は、動作可能にされると、所定の周辺回路から内部データバスを介して供給されるインタフェースデータをクロック信号に同期させて出力ラッチ回路９２にラッチさせ、制御信号８５により出力ゲート回路６１を出力動作可能に制御して、データ８８を出力バッファ５３から出力可能にする。このとき選択回路７４は制御信号８７にてレベル変換回路５４，５５を選択するから、出力バッファ５３による出力動作において、レベル変換回路５４，５５による動作遅延の影響を受けるが、降圧電圧振幅から外部電圧振幅へのレベル変換を介して出力動作される。ＬＰＣ用の出力制御回路９１は、動作不可能にされると、制御信号８５及びデータ８８の出力端子を高出力インピーダンス状態に制御する。
【００６１】
図１０にはＬＰＣバスインタフェース用の出力ラッチ回路９０に対するラッチクロック信号の伝達系が例示される。図１０では、クロック入力端子２（ＣＫ）からＬＰＣバスインタフェース用のＰＣＩクロック信号１００が入力され、バッファ部３のクロック入力バッファ１０１、入出力ポート４のクロック入力ポート１０２、及びクロックドライバ１０３を介して、内部クロック信号１０４がＬＰＣバスＨＩＦ回路２０に供給される。ＬＰＣバスＨＩＦ回路２０は内部クロック信号１０４に同期してバスインタフェース制御を行い、出力データを出力ラッチ回路９０に向けて出力する。出力ラッチ回路９０は前記内部クロック信号１０４をクロック端子ＣＫに受けてラッチ動作を行なう。クロック信号１０４に同期して出力ラッチ回路９０にラッチされたデータ８８はバッファ部３を介してデータ出力端子２（Ｄ）に出力される。このクロック信号伝達系において、ＰＣＩクロック信号１００の変化に同期させてデータ出力端子２（Ｄ）からデータを出力するときの遅延要素は、クロック入力端子２（ＣＫ）から出力ラッチ回路９０のクロック入力端子ＣＫに至るクロック遅延と、出力ラッチ回路９０からデータ出力端子２（Ｄ）に至るデータの伝播遅延である。データ伝播遅延に対しては前記選択回路７４で選択可能なバイパス経路７０，７１にて改善した。クロック遅延に対してはクロック伝達経路中のゲート段数を減らすようにすればよい。
【００６２】
図１１にはクロック遅延及びデータ伝播遅延を更に改善する例が示される。ＬＰＣバスインタフェース用のデータ出力動作のためのクロック遅延を更に小さくするために、ＰＣＩクロック信号１００のクロック入力バッファ１０１の近傍に出力ラッチ回路９０を配置し、クロック入力バッファ１０１から出力されるクロック信号１０５を出力ラッチ回路９０に供給する。更にデータ伝播遅延を更に小さくする為に、出力ラッチ回路９０を出力バッファ５３の直近、即ちデータ出力端子２（Ｄ）の直近に配置する。汎用的な入出力に利用される出力データラッチ回路９２には内蔵クロック発振器１０で生成される内部クロック信号１０７が供給される。図１１において出力データラッチ回路９０は、前記制御信号８７のハイレベルによってラッチ出力動作可能にされ、前記制御信号８７のローレベルによって高出力インピーダンス状態にされる。出力データラッチ回路９２は、前記制御信号８７のローレベルによってラッチ出力動作可能にされ、前記制御信号８７のハイレベルによって高出力インピーダンス状態にされる。
【００６３】
図１２にはバッファ部近傍のレイアウトが例示される。クロック入力バッファ１０１、ＬＰＣバスインタフェース用の出力データラッチ回路９０は出力バッファ５３及びデータ出力端子２（Ｄ）の直近に配置されている。これに対して、汎用インタフェース用の出力データラッチ回路９２は入出力ポート２に配置され、相対的に出力バッファ５３及びデータ出力端子２（Ｄ）から離れている。
【００６４】
図１３には高電圧動作させる外部電源の電圧を２通りに選択可能とする半導体集積回路の例を示す。通常動作における低電圧動作形態はＶＣＣ＝ＶＣＬ＝１．８Ｖ、通常動作における第１の高電圧動作形態はＶＣＣ＝３．３Ｖ，ＶＣＬ＝１．８Ｖ、通常動作における第２の高電圧動作形態はＶＣＣ＝５．０Ｖ，ＶＣＬ＝１．８Ｖとする。バーンイン時における高電圧動作形態はＶＣＣ＝７．０Ｖ，ＶＣＬ＝２．８Ｖとする。これに対処するレベル変換回路は外部電源に応じてレベル変換範囲を相違しなければならない。同一回路構成で複数のレベル変換範囲に対して変換の高速性を第１とするような場合には、レベル変換範囲に応じて異なった回路構成のレベル変換回路を採用するのが得策である。そこで、図１３では、変換レベル範囲の広い変換用にレベル変換回路１１０，１１１，１１３を採用する。それらは、前記レベル変換回路５４，５５に対して、ＭＯＳトランジスタＱ３，Ｑ４のコモンドレインに対する電荷引き抜きを加速するためにＭＯＳトランジスタＱ１０，Ｑ１１を追加し、同様に、ＭＯＳトランジスタＱ５，Ｑ６のコモンドレインに対する電荷引き抜きを加速するためにＭＯＳトランジスタＱ１２，Ｑ１１３を追加して構成される。選択回路１１６にはレベル変換回路１１０、１１１を選択するためのクロックドインバータ１１４，１１５が追加されている。更に選択回路１１６の選択動作を行なう選択信号１２０，１２１，１２２の３本とする。選択信号１２１，１２２に関してはレベル変換回路１１２，１１３でレベル変換を行なってクロックドインバータ７５，７６とクロックドインバータ１１４，１１５に供給される。図５の例では高電圧動作形態において信号８７が採り得るレベルはローレベルに限定されるから、選択制御信号８７の伝播経路ではレベル変換を要しない。これに対し、図１３の例では、高電圧動作形態において信号１２１，１２２が採り得るレベルはローレベルに限定されないから、レベル変換回路１１２，１１３を必要とする。尚、図１３の回路構成において図５と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
【００６５】
図１４には図１３の半導体集積回路におけるＬＰＣ通信の有効／無効と動作電源との対応関係が例示される。動作状態はバーンインと通常動作（バーンイン以外の動作状態）とに大別され、通常動作はＬＰＣ通信有効と無効の状態に大別されることは、図７と同じである。通常動作における低電圧動作形態（ＶＣＣ＝ＶＣＬ＝１．８Ｖ）ではＬＰＣ通信有効とされる。この動作形態において、ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なう場合には、制御信号１２０がハイレベル（この場合にはＶＣＬレベル）に設定され、制御信号１２１，１２２がローレベル（この場合には０．０Ｖ）に設定されることにより、当該インタフェース用のバッファ部３では、選択回路１１６のクロックドインバータ７６，７７がオン、クロックドインバータ７５，７８、１１４，１１５がオフにされ、バイパス経路７０，７１が選択され、前記高速のＬＰＣバスインタフェースを実現することができる。
【００６６】
通常動作における第１の高電圧動作形態（ＶＣＣ＝３．３Ｖ，ＶＣＬ＝１．８Ｖ）ではＬＰＣ通信無効とされる。この動作形態において、この動作形態では前記制御信号１２１がハイレベル、制御信号１２０，１２２がローレベルに設定され、バッファ部３では、選択回路１１６のクロックドインバータ７６，７７、１１４，１１５がオフ、クロックドインバータ７５，７８がオンにされ、レベル変換回路５４，５５の出力が選択され、降圧電圧の低振幅信号をレベル変換回路５４，５５で外部電源の振幅に拡張して、出力バッファ５３から外部端子２の出力させることができる。３．３Ｖのような動作電圧を用いるシステムに適用させて動作させることが可能である。
【００６７】
通常動作における第２の高電圧動作形態（ＶＣＣ＝５．０Ｖ，ＶＣＬ＝１．８Ｖ）ではＬＰＣ通信無効とされる。この動作形態において、この動作形態では前記制御信号１２２がハイレベル、制御信号１２０，１２１がローレベルに設定され、バッファ部３では、選択回路１１６のクロックドインバータ７５〜７８がオフ、クロックドインバータ１１４，１１５がオンにされ、レベル変換回路１１０，１１１の出力が選択され、降圧電圧の低振幅信号をレベル変換回路１１０，１１１で外部電源の振幅に拡張して、出力バッファ５３から外部端子２の出力させることができる。５．０Ｖのような動作電圧を用いるシステムに適用させて動作させることが可能である。
【００６８】
バーンイン時における高電圧動作形態はＶＣＣ＝７．０Ｖ，ＶＣＬ＝２．８Ｖとし、通常動作における第２の高電圧動作形態と同じように制御信号１２０，１２１をローレベル、１２２をハイレベルに設定し、電圧変換回路１１０，１１１による変換機能を有効にしておく。したがって、相対的に耐圧の低い入出力ポート４及び内部ディジタル部７に対しては比較的電圧の低い２．８Ｖ程度の電圧でバーンインを行なうことができ、耐圧の高いバッファ部３などに対しては比較的電圧の高い７．０Ｖ程度の外部電源電圧でバーンインを行なうことができ、高耐圧回路３に対してもバーンインの信頼性を保証することができる。しかも、低電圧動作される入出力ポート２はレベル変換回路１１０，１１１を介して高電圧動作されるバッファ部３と接続するから、入出力ポート２からバッファ部３のインバータに直接中間レベルの信号が供給され続ける事態を一切生じない。
【００６９】
図１５にはマイクロコンピュータ１をＬＰＣバスに接続される各種インタフェースコントローラＬＳＩとして用いるデータ処理システムが例示される。ホストプロセッサ１３０に結合されたＬＰＣバス１３１には夫々マイクロコンピュータ１によって構成された複数のインタフェースコントローラ１（Ａ）、１（Ｂ）、１（Ｃ）等が接続される。インタフェースコントローラ１（Ａ）は、キーボードインタフェースを実現し、インタフェースコントローラ１（Ｂ）はマウスインタフェースを実現し、インタフェースコントローラ１（Ｃ）はパワーマネージメント情報の交換インタフェースを実現する。夫々のインタフェースコントローラ１（Ａ）、１（Ｂ）、１（Ｃ）のＬＰＣバスＨＩＦ回路（ＬＰＣ）の構成は図１１や図１２で説明された構成と同等とされており、各ＬＰＣバスＨＩＦ回路（ＬＰＣ）はホストプロセッサ１３０が出力するＰＣＩクロック信号１００に同期動作され、出力動作はＰＣＩクロック信号１００の立ち上りから一定時間内で確定する高速出力が達成される。１３２はデータ出力バッファ５３、選択回路７４、レベル変換回路５４，５５、バイパス経路７０，７１、データ入力バッファ、データ出力ラッチ回路等を総称する回路ブロックである。なお、インタフェースコントローラ１（Ａ）は、図示のように、外部から供給されたアナログ信号１５１をデジタル信号に変換するＡＤ変換回路（Ａ／Ｄ）と、中央処理回路（ＣＰＵ）と、上記ＡＤ変換回路（Ａ／Ｄ）と中央処理回路（ＣＰＵ）と上記ＬＰＣバスＨＩＦ回路（ＬＰＣ）とが結合された上記内部バス１５０と有する。上記中央処理回路（ＣＰＵ）は、特に制限されないが、上記ＡＤ変換回路（Ａ／Ｄ）によって変換されたデジタル信号を内部バス１５０を介して上記ＬＰＣバスＨＩＦ回路（ＬＰＣ）へ転送するような処理を行う。
【００７０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７１】
例えば、クロック同期で外部インタフェースを行なう回路はＬＰＣバスＨＩＦ回路に限定されず、その他のインタフェース回路モジュールであってもよい。また、レベル変換回路の構成もスタティックラッチ形態に限定されない。以上の説明では出力バッファに対するレベル変換回路とバイパス経路について説明した。入力バッファに関してもレベル変換回路を設けることは可能であるが、その場合のレベル変換はレベル低下であり、その意味においてレベル変換回路を設けなくても入力動作には支障はなく、バーンイン動作でも同じく支障はない。半導体集積回路はマイクロコンピュータという名称の回路に限定されず、インタフェースコントローラ或はシステムＬＳＩ等と称するＬＳＩに広く適用することができる。また、半導体集積回路の動作電圧も上記に限定されない。高電圧動作形態で印加可能な外部電源電圧の種類は図１３及び図１４で説明した２種類に限定されず、３種類以上の場合でも本発明を適用することが可能である。また、ＬＰＣバスＨＩＦ回路の用途は図１５で説明した用途に限定されない。
【００７２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７３】
すなわち、第１回路及びこれよりも高耐圧の第２回路を低電圧動作させる利用形態では所定のレベル変換回路におけるバイパス経路を所定の外部出力バッファの入力に接続するから、バイパス経路に接続された外部出力バッファを利用する外部インタフェースでは、レベル変換による動作遅延の影響を受けず、外部との高速インタフェースを実現することが可能になる。
【００７４】
外部インタフェースに高電圧を利用する利用形態では、第１回路を低電圧動作、第２回路を高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路における低電圧の信号振幅を第２回路の高電圧の信号振幅に変換して外部出力バッファに供給可能にされる。
【００７５】
半導体集積回路に上記何れの利用形態を採用する場合でも、バーンインでは、第１回路をバーンイン用低電圧動作、第２回路をバーンイン用高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路におけるバーンイン用低電圧の信号振幅を第２回路のバーンイン用高電圧の信号振幅に変換して外部出力バッファに供給可能とされる。第１回路の相対的に小さい振幅の中間レベル信号によって第２回路に貫通電流が流れることはないから、その貫通電流に起因する第２回路の特性劣化や破壊は生じない。したがって、第１回路及び第２回路をその耐圧に見合った動作電源を用いてバーンインすることが可能であるから、バーンインによる信頼性を保証する事ができる。
【００７６】
レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点より、クロック信号に同期する外部出力動作の高速化を実現することができる。
【００７７】
クロック遅延の抑制という観点より、外部クロック信号に同期する外部出力動作の高速化を実現することができる。
【００７８】
レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点よりクロック同期の外部出力動作を高速化した半導体集積回路におけるバーンインによる信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータを示すブロック図である。
【図２】マイクロコンピュータの高電圧動作時における電源端子接続形態を例示する説明図である。
【図３】マイクロコンピュータの低電圧動作時における電源端子接続形態を例示する説明図である。
【図４】バッファ部における出力バッファ及びレベル変換回路を例示する回路図である。
【図５】バッファ部においてＬＰＣバスＨＩＦ回路の出力に割当てられる出力バッファ及びレベル変換回路を例示する回路図である。
【図６】図５のバッファ部における信号波形を例示する信号波形図である。
【図７】ＬＰＣ通信の有効／無効と動作電源との対応関係を例示する説明図である。
【図８】ＬＰＣバスインタフェースの為のバイパス経路を採用しないマイクロコンピュータにおいて通常動作時にＬＰＣ通信有効として利用する場合を図５との比較例として示す回路図である。
【図９】図５の回路構成とＬＰＣバスＨＩＦ回路との接続関係を例示する説明図である。
【図１０】ＬＰＣバスインタフェース用の出力ラッチ回路に対するラッチクロック信号の伝達系を例示するブロック図である。
【図１１】クロック遅延及びデータ伝播遅延を更に改善する例を示すブロック図である。
【図１２】バッファ部近傍のレイアウトを例示する概略平面図である。
【図１３】高電圧動作させる外部電源の電圧を２通りに選択可能とする半導体集積回路の例を示す回路図である。
【図１４】図１３の半導体集積回路におけるＬＰＣ通信の有効／無効と動作電源との対応関係を例示する説明図である。
【図１５】マイクロコンピュータをＬＰＣバスに接続される各種インタフェースコントローラＬＳＩとして用いるデータ処理システムを例示するブロック図である。
【符号の説明】
１ マイクロコンピュータ
１（Ａ），１（Ｂ），１（Ｃ）
２ 外部端子
２（ＣＫ） クロック入力端子
２（Ｄ） データ出力端子
３ バッファ部
４ 入出力ポート
６ 内部電源降圧回路
７ 内部ディジタル部
ＶＣＣ 電源端子
ＶＣＬ 低電圧動作用端子
１１ ＣＰＵ
２０ ＬＰＣバスＨＩＦ回路
５３ 出力バッファ
５４，５５ レベル変換回路
６１ 出力制御回路
７０，７１ バイパス経路
７４ 選択回路
７５〜７８ クロックドインバータ
８５ 制御信号
８６ 出力ラッチ回路
８７ 選択制御信号
８８ ラッチ出力データ
９０，９２ 出力ラッチ回路
９１，９３ 出力制御回路
９４ コントロールレジスタ
Ｅｌｐｃ ＬＰＣイネーブルビット
１００ ＰＣＩクロック信号
１０１ クロック入力バッファ
１０２ クロック入力ポート
１０５ クロック信号
１１０，１１１，１１２，１１３ レベル変換回路
１１６ 選択回路
１２０〜１２２ 選択制御信号
１３０ ホストプロセッサ
１３１ ＬＰＣバス
【発明の属する技術分野】
本発明は、クロック信号に同期する外部出力動作の高速化へ対処するための半導体集積回路技術に関し、例えば、外部インタフェース部分には内部回路に比べて高耐圧のＭＯＳトランジスタを用いた半導体集積回路、さらにはそのような半導体集積回路におけるバーンイン方に適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平９−８６３２号公報には、回路素子の微細化及び低消費電力等の観点より、外部電源電圧をＬＳＩ内部で降圧し、内部回路の動作電源に降圧電圧を利用し、外部インタフェース回路を外部電源電圧で動作させる技術が記載される。また、特開２０００−３５３９４７公報には、内部信号レベルを、半導体素子耐圧以上の信号レベルに変換して出力する機能と、変換前の内部信号レベルで出力する機能とを有する半導体出力回路において、出力バッファトランジスタのゲート・ソース間耐圧を増す為の保護用ＭＯＳトランジスタを電源側に設けた出力バッファに対し、その保護用ＭＯＳトランジスタのオン抵抗に起因する信号立ち上がり変化速度が、レベル変換を行わない（出力バッファの電源電圧が内部回路と同じ）場合に遅くなるのを防止するために、前記保護用ＭＯＳトランジスタのオン抵抗をゲート電圧制御で可変可能にする技術が記載される。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、クロック信号に同期する外部出力動作の高速化への対応という点で、レベル変換機能による出力動作遅延、更にはクロック信号の伝搬遅延による外部出力動作遅延について着目されていない。本発明者は、クロック信号に同期する外部出力動作の高速化への対応という点で以下の点について検討した。
【０００４】
第１に、レベル変換機能による出力動作遅延について検討した。例えば、０．３５μｍプロセス以降の半導体集積回路は、内部には耐圧の低いＭＯＳトランジスタを使用し、外部とのインタフェース部には高耐圧ＭＯＳトランジスタを使用する。内部回路を３．３Ｖのような低電圧で動作させ、インタフェース部を５．０Ｖのような高電圧で動作可能にするために、内部回路と入出力バッファとの間には低電圧振幅を高電圧振幅に変換するレベル変換回路が挿入される。内部回路及びインタフェース部の双方に低電圧電源を供給すれば半導体集積回路全体を低電圧動作させることが可能である。ここで、そのような半導体集積回路に、ＰＣ（パーソナル・コンピュータ）内パラレルインタフェースであるＬＰＣ（Low Pin Count）バスインタフェース用ホストインタフェースモジュール（以下単にＬＰＣモジュールとも記す）を搭載することを検討した。ＬＰＣのような高速ホストインタフェース仕様ではバス配線を抑えた上に、３３ＭＨｚのＰＣＩ(Peripheral Component Interconnect)クロック（外部クロック信号）に同期してデータ通信を行なう為、半導体集積回路内部での信号伝播遅延に対してより厳しい設計が求められる。外部電源についても３．３Ｖのような低電圧電源を利用して低い信号振幅を実現する。しかしながら、レベル変換回路による出力動作遅延、内部クロックの伝搬遅延により、外部クロック信号に対するデータ出力タイミングの遅延が大きくなることが本発明者によって見いだされた。
【０００５】
そこで本発明者は、レベル変換回路による出力動作遅延については、ＬＰＣモジュールの動作を保証する場合は内部回路及インタフェース部の双方共に低電圧動作のみである事から，レベル変換回路を配線層のマスタスライスでバイパスさせる対策を検討した。しかしながら、バーンイン時に高耐圧ＭＯＳトランジスタに高電圧を印可するためにインタフェース部を７．０Ｖのような高電圧で動作させ、内部回路を４．６Ｖのような低電圧動作させると、バイパスさせた部分ではレベル変換機能が実現されていないため、そのようなインタフェース部で低振幅信号を受けるインバータ若しくはクロックドインバータのような回路には、中間電位が印可され、貫通電流が流れる。この貫通電流は、ホットキャリアによるＭＯＳトランジスタの閾値電圧シフトやＭＯＳトランジスタの破壊を引き起こす。
【０００６】
バーンイン時に内部回路及びインタフェース部の双方に４．６Ｖ程度の低電圧を印可するなら、上記問題は発生しないが、逆に、高耐圧ＭＯＳトランジスタに対して十分な電圧ストレスをかけることができない為、初期不良を見出せず、出荷後に市場で不良が顕在化する可能性が高くなり、信頼性低下が余儀なくされる。ＬＰＣモジュール用の外部端子はＰＣＩバスに準拠しており、反射波を利用する終端のない環境で使用される為、最悪の場合電源電圧の２倍の電圧が端子に印加される為、それに接続するインタフェース部のＭＯＳトランジスタには依然として高耐圧であることが要求されるからである。
【０００７】
第２に、クロック信号の伝搬遅延による外部出力動作遅延について検討した。例えばＬＰＣモジュールでは３３ＭＨｚのＰＣＩクロック（外部クロック信号）の立ち上り変化から所定の許容遅延時間以内に出力データを確定させなければならない。許容遅延時間が短くなると、データ出力用のラッチクロック信号に内部ＣＰＧ（クロックパルスジェネレータ）生成のクロック信号を用いたのでは間に合わなくなる虞のあることが本発明者によって見出された。
【０００８】
本発明の目的は、レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点より、クロック信号に同期する外部出力動作の高速化を実現することができる半導体集積回路を提供することにある。
【０００９】
本発明の目的は、クロック遅延の抑制という観点より、外部クロック信号に同期する外部出力動作の高速化を実現することができる半導体集積回路を提供することにある。
【００１０】
本発明の別の目的は、レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点よりクロック同期の外部出力動作を高速化した半導体集積回路におけるバーンインによる信頼性を向上させることができるバーンイン方法を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
〔１〕レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点による、本発明の半導体集積回路は、第１回路（４，７）と、前記第１回路よりも高耐圧の第２回路（３）とを有し、双方の回路の動作電圧を等しくし又は相違させることが可能である。前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能な複数のレベル変換回路（３４，３５，５４，５５）と、前記レベル変換回路の出力を受ける複数の外部出力バッファ（３３，５３）と、所定のレベル変換回路（５４，５５）の入力を所定の外部出力バッファ（５３）の入力へバイパスさせるバイパス経路（７０，７１）と、前記所定の外部出力バッファの入力に対する前記所定のレベル変換回路又はバイパス経路の接続を選択する選択回路（７４）とを有する。
【００１４】
第１回路及び第２回路を低電圧動作させる利用形態では前記所定のレベル変換回路におけるバイパス経路を所定の外部出力バッファの入力に接続する。バイパス経路に接続された外部出力バッファを利用する外部インタフェースではレベル変換により動作遅延の影響を受けず、外部との高速インタフェースを実現することが可能になる。
【００１５】
半導体集積回路を適用するシステム上の要求により外部インタフェースに高電圧を利用する利用形態では、第１回路を低電圧動作、第２回路を高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路における低電圧の信号振幅を第２回路の高電圧の信号振幅に変換して外部出力バッファに供給可能にされる。
【００１６】
上記何れの利用形態を採用する場合にも、バーンインでは、第１回路をバーンイン用低電圧動作、第２回路をバーンイン用高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路におけるバーンイン用低電圧の信号振幅を第２回路のバーンイン用高電圧の信号振幅に変換して外部出力バッファに供給可能とする。第１回路の相対的に小さい振幅の中間レベル信号によって第２回路に貫通電流が流れることはないから、その貫通電流に起因する第２回路の特性劣化や破壊は生じない。したがって、第１回路及び第２回路をその耐圧に見合った動作電源を用いてバーンインすることが可能であるから、バーンインによる信頼性を保証する事ができる。
【００１７】
〔２〕前記レベル変換回路は相互にレベル変換範囲の相違する複数のレベル変換回路から構成してもよい。第１回路と第２回路を相互に異なる動作電圧とするとき、その動作電圧差が大きい場合にも対処できるようにするには、レベル変換範囲に応じて最適なレベル変換回路を複数用意しておき、実際に半導体集積回路を動作させるときの動作電圧差に応じて、使用するレベル変換回路を選択すればよい。
【００１８】
〔３〕本発明の具体的な形態として、半導体集積回路が第１外部端子（ＶＣＣ）からの入力電圧を降圧する内部電源降圧回路を有するとき、前記第２回路は第１外部端子に供給される入力電圧を動作電圧とする。前記第１回路は前記内部電源降圧回路の降圧出力電圧又は第２外部端子（ＶＣＬ）からの入力電圧を動作電源とする。
【００１９】
第１回路及び第２回路の動作電圧を相違させるときは第１端子に外部電源電圧を接続し、第２端子に安定化容量素子を接続すればよい。第１回路及び第２回路の動作電圧を等しくするときは、第１端子及び第２端子に同じ外部電源電圧を接続すればよい。このとき、内部電源降圧回路は、その動作を停止させてもよいが、外部電源回路に比べて電源供給能力は小さいから、動作させても支障はない。
【００２０】
前記第１回路は前記選択回路の選択制御情報（８７）を保持するレジスタ手段（９４）を有してよい。
【００２１】
前記第１回路は、例えばクロック信号（１０４，１０５）に同期して前記所定の外部出力バッファの出力データを保持する出力ラッチ回路（９０）と、前記出力ラッチ回路にラッチするデータを処理するデータ処理回路（２０）とを有する。
【００２２】
このとき、前記出力ラッチ回路は所定のＩＯポートの一部であってもよい。或は、前記出力ラッチ回路は前記所定の外部出力バッファに隣接される専用回路であってもよい。外部出力バッファに隣接されることにより、外部出力バッファへのラッチデータの伝播遅延を小さくすることができる。
【００２３】
前記クロック信号は、外部から前記出力ラッチ回路及び前記データ処理回路に並列に供給されてよい。前記出力ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作においてクロック遅延の影響を小さくすることが可能にある。
【００２４】
更に具体的な形態として、前記データ処理回路はホストインタフェース制御回路である。例えば、前記ホストインタフェース制御回路及び出力ラッチ回路は３３ＭＨｚの前記外部クロック信号に同期動作する。
【００２５】
〔４〕本発明に係るバーンイン方法は、第１回路と、前記第１回路よりも高耐圧の第２回路とを有し、双方の回路の動作電圧を等しくし又は相違させることが可能であり、前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能なレベル変換回路と、前記レベル変換回路の出力を受ける外部出力バッファと、所定のレベル変換回路の入力を選択的に外部出力バッファの入力へバイパスさせるバイパス回路とを有する半導体集積回路に対するバーンインに当たり、第１回路と第２回路の動作電圧を相違させ、前記バイパス回路にバイパス非選択を設定する。
【００２６】
〔５〕クロック遅延の抑制という観点による、本発明に係る半導体集積回路は、外部出力バッファ（５３）と、前記外部出力バッファから出力すべきデータを外部クロック信号（１００）に同期してラッチするラッチ回路（９０）と、前記ラッチ回路にラッチすべきデータの処理回路（２０）とを有する。前記ラッチ回路と前記処理回路は前記外部クロック信号を受けるクロックバッファ（１０１）の出力を共通に入力する。
【００２７】
前記ラッチ回路が外部からのクロック信号を受けて出力ラッチ動作を行なうことにより、外部クロック信号に同期する出力動作において内部クロック遅延の影響を小さくすることが可能になる。
【００２８】
前記ラッチ回路を前記外部出力バッファの近傍に配置すれば、外部出力バッファへのラッチデータの伝播遅延を小さくすることができる。
【００２９】
前記ラッチ回路とは別に、前記外部出力バッファから出力すべきデータを内部クロック信号に同期してラッチ可能なＩＯポート（９３）を設け、選択的に前記ＩＯポートの動作と前記ラッチ回路の動作を切り換え可能に構成してもよい。
【００３０】
〔６〕本発明の更に別に観点による半導体集積回路は、中央処理装置と、基準クロック信号を受けて上記中央処理装置に供給されるべき動作クロックを発生するクロック発生回路と、前記中央処理装置に結合される内部バスと、前記内部バスに結合され、複数の出力バッファ、前記複数の出力バッファから出力すべきデータを外部クロック信号に同期してラッチする複数のラッチ回路及び前記複数のラッチ回路にラッチされるべきデータを処理する処理回路を有するホストインタフェースモジュールと、前記外部クロック信号を外部から供給される外部端子と、を有し、前記複数のラッチ回路は前記複数の出力バッファの近傍にそれぞれ配置され、前記外部端子に供給された前記外部クロック信号は、前記複数のラッチ回路に共通に入力される。
【００３１】
具体的な態様として、上記において前記ホストインタフェースモジュールは、ＬＰＣ（Low Pin Count）バスインタフェース用ホストインタフェースモジュールであってよい。
【００３２】
更に具体的な態様として、前記複数の出力バッファから出力すべきデータを前記クロック発生回路から出力される内部クロック信号に同期してラッチ可能なＩＯポートを有し、選択的に前記ＩＯポートの動作と前記ラッチ回路の動作が切り換え可能にされてよい。
【００３３】
さらに、前記内部バスに結合され、外部から供給されたアナログ信号をデジタル信号へ変換するＡＤ変換回路を有し、前記前記ホストインタフェースモジュールは、前記ＡＤ変換回路によって変換された前記デジタル信号を前記半導体集積回路に結合されるべきホストプロセッサへ供給するように構成してもよい。
【００３４】
【発明の実施の形態】
図１には本発明に係る半導体集積回路の一例であるマイクロコンピュータが示される。同図に示されるマイクロコンピュータ１は、単結晶シリコンのような1個の半導体基板（チップ）に例えば公知のＣＭＯＳ集積回路製造技術により形成される。特に制限されないが、チップの周囲にボンディングパッドのような多数の外部端子２が配置され、その内側にバッファ部３、入出力ポート４、アナログポート５、内部電源降圧回路６が配置され、中央部に、内部ディジタル部７及びアナログ部８が配置される。
【００３５】
前記入出力ポート４及び内部ディジタル部７は、比較的耐圧の低いＭＯＳトランジスタ等によって構成される第１回路を成す。これに対し、前記バッファ部３は比較的耐圧の高いＭＯＳトランジスタ等によって構成される、高耐圧の第２回路を成す。前記アナログポート５、内部電源降圧回路６及びアナログ部８も、比較的耐圧の高いＭＯＳトランジスタ等によって構成される。
【００３６】
内部ディジタル部７は、振動子又は基準システムクロック信号に基づいて内部動作クロック信号を生成するクロック発振器１０、中央処理装置（ＣＰＵ）１１、ＣＰＵ１１の動作プログラムなどを保有するＲＯＭ１２、ＣＰＵ１１のワーク領域等に利用されるＲＡＭ１３、例外処理要求及び割込み処理要求に応答してＣＰＵ１１への割込みを制御する割込みコントローラ１４、ＣＰＵ１１による初期設定にしたがってデータ転送制御を行なうデータトランスファコントローラ（ＤＴＣ）１５、ＣＰＵ１１又はデータトランスファコントローラ１５によるアクセス動作に応答して内部バス及び外部バスに対するバス制御を行なうバスコントローラ１６を有する。更に、内部ディジタル部６は、ＩＯコントローラ（入出力制御回路）として、シリアルコミュニケーションインタフェース（ＳＣＩ）コントローラ１８、ＩＳＡ（Industry Standard Architecture）バスＨＩＦ（Host Interface）回路１９、及びＬＰＣバスＨＩＦ回路（ＬＰＣバスインタフェースモジュールとも称する）２０を有する。その他に内部ディジタル部６は、ウォッチドッグタイマ（ＷＤＴ）２１、１６ビットフリーランニングタイマ２２、８ビットタイマ２３、８ビットＰＷＭ（Pulse Width Modulator）２４、１４ビットＰＷＭ２５、及びＩ２Ｃ（Inter IC）２６を備える。
【００３７】
前記アナログ部８はアナログ・ディジタル変換回路（Ａ／Ｄ）２７、ディジタル・アナログ変換回路（Ｄ／Ａ）２８を備える。
【００３８】
マイクロコンピュータ１は電源用端子として、電源端子ＶＣＣ、回路の接地端子ＧＮＤ、低圧動作用端子ＶＣＬ、アナログ電源端子ＡＶＣＣ、アナログ接地端子ＡＶＳＳを有する。アナログ電源端子ＡＶＣＣ及びアナログ接地端子ＡＶＳＳはアナログポート５及びアナログ回路部８に専用化される。
【００３９】
前記電源端子ＶＣＣから供給される動作電源はバッファ部３及び内部電源降圧回路６に供給される。内部電源降圧回路６は電源端子ＶＣＣから供給される動作電源の電圧を降圧し、降圧電圧を入出力ポート４及び内部ディジタル部７の降圧電源として供給する。前記低圧動作用端子ＶＣＬは降圧電源の供給経路に接続する。マイクロコンピュータ１は、電源端子ＶＣＣに比較的高い電圧受けて動作する高電圧動作と、電源端子ＶＣＣに比較的低い電圧受けて動作する低電圧動作の双方に対応する。
【００４０】
図２にはマイクロコンピュータの高電圧動作時における電源端子接続形態が例示される。電源端子ＶＣＣには外部電源回路３０より４．５〜５．５Ｖの外部電源が供給される。内部電源降圧回路は例えば３．２Ｖ程度に降圧した降圧電圧を出力する。低圧動作用端子ＶＣＬには安定化容量素子３１（例えば０．１μＦ）が接続される。これにより、バッファ部３は４．５〜５．５Ｖの外部電源で動作し、入出力ポート４及び内部ディジタル部７は３．２Ｖ程度の降圧電圧で動作する。
【００４１】
図３にはマイクロコンピュータの低電圧動作時における電源端子接続形態が例示される。電源端子ＶＣＣ及び低圧動作用端子ＶＣＬには外部電源回路３２より３．０〜３．６Ｖの外部電源が供給される。内部電源降圧回路６は降圧動作を停止すればよいが、外部電源回路３２に比べてその電源供給能力は小さいから動作させても実質的に支障はない。これにより、バッファ部３、入出力ポート４及び内部ディジタル部７は３．０〜３．６Ｖの比較的低い外部電源で動作する。
【００４２】
図４にはバッファ部３における出力バッファ及びレベル変換回路が例示される。出力バッファ３３はｐチャネル型ＭＯＳトランジスタＱ１とｎチャネル型ＭＯＳトランジスタＱ２とによりＣＭＯＳインバータで構成される。ＭＯＳトランジスタＱ１、Ｑ２のゲート電極はレベル変換回路３４，３５の出力をインバータ３６，３７を介して受ける。レベル変換回路３４，３５には入出力ポート４の出力ラッチ回路４０のラッチデータが出力制御回路４１を介して供給される。前記高電圧動作時において、レベル変換回路３４，３５は降圧電圧を振幅とする比較的振幅の小さい信号を入力し、外部電源電圧の振幅に変換して出力する。例えばレベル変換回路３４においてＭＯＳトランジスタＱ３，Ｑ４が降圧電圧のハイレベルを受け、ＭＯＳトランジスタＱ５，Ｑ６がローレベルを受けると、ＭＯＳトランジスタＱ４がオン、ＭＯＳトランジスタＱ３，Ｑ７がオフ、ＭＯＳトランジスタＱ６がオフ、ＭＯＳトランジスタＱ５，Ｑ８がオンにされ、ＭＯＳトランジスタＱ５とＱ６のコモンドレインに外部電源電圧のハイレベルを得る。このレベル変換機能により、バッファ部３において外部電源を動作電源とする回路が降圧電圧のハイレベルを中間レベルとして受けることによる誤動作及び不所望な貫通電流の発生を抑制することができる。
【００４３】
低電圧動作時にはレベル変換回路の入力と出力の間に実質的なレベル変換は行われないが、入力に応答する出力論理値が確定するにはレベル変換回路におけるスタティックラッチ動作を経ることが必要であり、これは出力動作遅延を構成することになる。
【００４４】
尚、図４において４２、４３はインバータである。出力制御回路４１はインバータ４４〜４７、２入力ノアゲート４８及び２入力ナンドゲート４９から構成される。出力制御回路４１は制御信号５０のローレベルで出力バッファ３３を高出力インピーダンスとし、制御信号５０のハイレベルにより出力バッファ３３によるラッチデータの出力動作を可能にする。
【００４５】
図５にはバッファ部３においてＬＰＣバスＨＩＦ回路２０の出力に割当てられる出力バッファ及びレベル変換回路が例示される。同図に示される構成は、図４と夫々同じ構成の、出力バッファ５３、レベル変換回路５４，５５、及び出力制御回路６１を基本とし、その上で、バイパス経路７０，７１と選択回路７４を備えて構成される。
【００４６】
バイパス経路７０，７１は、レベル変換回路５４，５５の入力をインバータ７２、７３などを介して出力バッファ５３の入力へバイパスさせる。選択回路７４は、出力バッファ５３に対するレベル変換回路５４，５５又はバイパス経路７０，７１の接続を選択する回路である。選択回路７４はレベル変換回路５４又はバイパス経路７０の接続を選択するために排他的に出力動作可能にされるクロックドインバータ７５，７６を有し、クロックドインバータ７５，７６の出力はインバータ８０，５６を介してＭＯＳトランジスタＱ１のゲート電極に接続する。また、選択回路７４はレベル変換回路５５又はバイパス経路７１の接続を選択するために排他的に出力動作可能にされるクロックドインバータ７７，７８を有し、クロックドインバータ７７，７８の出力はインバータ８１，５７を介してＭＯＳトランジスタＱ２のゲート電極に接続する。
【００４７】
前記クロックドインバータ７５〜７８は制御信号８７によってその動作が選択される。制御信号８７はインバータ８２〜８４を介して相補信号に変換されてクロックドインバータ７５〜７８に供給される。制御信号８７のハイレベルによりバイパス経路７０，７１が選択され、制御信号８７のローレベルによりレベル変換回路５４，５５の出力が選択される。
【００４８】
図５では出力制御回路６１はインバータ６４〜６７、２入力ノアゲート６８及び２入力ナンドゲート６９から構成される。出力制御回路６１は制御信号８５のローレベルで出力バッファ５３を高出力インピーダンスとし、制御信号８５のハイレベルにより出力バッファ５３によるデータ８８の出力動作を可能にする。前記データ８８は代表的に示された出力ラッチ回路８６から出力される。出力ラッチ回路８６は、クロック端子ＣＫに供給されるクロック信号に同期してデータをラッチする。
【００４９】
図６には図５のバッファ部３における信号波形が例示される。バイパス経路７０，７１の出力波形と、レベル変換回路５４，５５におけるインバータ６２，６３の出力とを比べると、レベル変換回路５４，５５の出力はその動作遅延により遅れるが、バイパス経路７０，７１ではそのような動作遅延による遅れを生じない。
【００５０】
ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なうときは（ＬＰＣ通信有効時）、ハイレベルの制御信号８７にてバイパス経路７０，７１を選択することにより、ラッチ回路８６の出力動作タイミング（ラッチ回路８６によるデータ８８のラッチ動作を規定するクロック変化）に対して、比較的早いタイミングでそのラッチデータが出力端子２から出力される。この時のラッチデータの出力経路ではレベル変換回路５４，５５による動作遅延の影響を受けないからである。
【００５１】
ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なわないときは（ＬＰＣ通信無効時）、ローレベルの制御信号８７にてレベル変換回路５４，５５を選択することにより、前記ラッチ回路８６の出力動作タイミング（ラッチ動作を規定するクロック変化）に対して、遅延したタイミングでそのラッチデータが出力端子２から出力される。この時はレベル変換回路５４，５５による動作遅延の影響を受けるからである。
【００５２】
図７にはＬＰＣ通信の有効／無効と動作電源との対応関係が例示される。動作状態はバーンインと通常動作（バーンイン以外の動作状態）とに大別され、通常動作はＬＰＣ通信有効と無効の状態に大別される。通常動作のＬＰＣ通信有効時では低電圧動作状態とし、端子ＶＣＣ、ＶＣＬに３．３Ｖのような低電圧を供給し、バッファ部３、入出力ポート４及び内部ディジタル部７を３．３Ｖのような低電圧電源で動作させる。この動作形態において、ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なう場合には、制御信号８７がハイレベル（この場合には３．３Ｖ）に設定されることにより、当該インタフェース用のバッファ部３では、選択回路７４のクロックドインバータ７６，７７がオン、クロックドインバータ７５，７８がオフにされ、バイパス経路７０，７１が選択され、前記高速のＬＰＣバスインタフェースを実現することができる。ＬＰＣバスインタフェース以外の外部インタフェース用バッファ部に関しては、低電圧動作状態においても出力信号はレベル変換回路を通ることになる。ここでは、ＬＰＣバスインタフェース以外の外部インタフェースでは、レベル変換回路の動作遅延が問題になる程厳しい出力タイミングが要求されていないからである。
【００５３】
通常動作のＬＰＣ通信無効時では高電圧動作状態とし、端子ＶＣＣに５．０Ｖの外部電源を供給し、端子ＶＣＬに安定化容量を結合し、バッファ部３を外部電源で動作させ、入出力ポート４及び内部ディジタル部７を３．２Ｖのような内部降圧電圧で動作させる。この動作形態では前記制御信号８７がローレベル（この場合には０Ｖ）に設定され、バッファ部３では、選択回路７４のクロックドインバータ７６，７７がオフ、クロックドインバータ７５，７８がオンにされ、レベル変換回路５４，５５の出力が選択され、降圧電圧の低振幅信号をレベル変換回路５４，５５で外部電源の振幅に拡張して、出力バッファ５３から外部端子２に出力させることができる。したがって、５Ｖのような比較的高い動作電圧を用いるデータ処理システムに適用させて動作させることが可能になる。
【００５４】
通常動作時にＬＰＣ通信を有効／無効何れで利用する場合にも、バーンイン時には、電源端子ＶＣＣに７．０Ｖのようなバーンイン用高電圧を印加し、通常動作のＬＰＣ通信無効状態と同じように制御信号８７をローレベルに設定し、電圧変換回路５４，５５による変換機能を有効にしておく。したがって、相対的に耐圧の低い入出力ポート４及び内部ディジタル部７に対しては比較的電圧の低い４．６Ｖ程度の電圧でバーンインを行なうことができ、耐圧の高いバッファ部３などに対しては比較的電圧の高い７．０Ｖ程度の外部電源電圧でバーンインを行なうことができ、高耐圧回路３に対してもバーンインの信頼性を保証することができる。しかも、低電圧動作される入出力ポート２はレベル変換回路５４，５５を介して高電圧動作されるバッファ部３と接続するから、入出力ポート２からバッファ部３のインバータに直接中間レベルの信号が供給され続ける事態を一切生じない。
【００５５】
図８にはＬＰＣバスインタフェースの為にバイパス経路を採用しないマイクロコンピュータにおいて通常動作時にＬＰＣ通信有効として利用する場合を図５との比較例として示す。図８において、インバータ６４，６５の入力をプルアップし、インバータ６２，６３の出力をフローティングとし、ノアゲート６８の出力を配線でインバータ５６の入力にバイパスし、ナンドゲート６９の出力を配線でインバータ５７の入力にバイパスする。上記バイパスなどの処理は配線マスタスライスなどのプロセス上の固定的な手法で選択されている。これにより、前記低電圧動作されるＬＰＣ通信有効とする利用形態において、レベル変換回路５４，５５の動作遅延がＬＰＣインタフェースの為のデータ出力動作に影響を与えなくなる。しかしながら、バーンイン時に、図５の場合のバーンイン時と同じように７．０Ｖ程度のバーンイン電圧を外部端子ＶＣＣに与えて高電圧動作状態にすると、バッファ部３に対して高電圧によるストレスをかけることはできるが、バイパス用配線を介してインバータ５６，５７のゲートに４．６Ｖ程度の電圧振幅を持つ中間レベルの信号が入力され、インバータ５６，５７に貫通電流が流れ、閾値電圧が変化したり破壊の虞を生ずる。図５に例示されるようにＬＰＣバスインタフェースの為のバイパス経路７０，７１と選択回路７４を採用するマイクロコンピュータではその虞は全くない。
【００５６】
図９には図５の回路構成とＬＰＣバスＨＩＦ回路２０との接続関係が例示される。図５の回路構成に対応させて入出力ポート４は、例えばＬＰＣ用出力ラッチ回路９０を有する出力制御回路９１と汎用出力ラッチ回路９２を有する出力制御回路９３を備える。出力制御回路９１はＬＰＣバスＨＩＦ回路２０に接続されて専用化される。出力制御回路９３は内部データバスを介して８ビットタイマ２３等のその他の周辺回路に接続可能にされ、汎用的に利用される。
【００５７】
ＬＰＣバスＨＩＦ回路２０はＬＰＣイネーブルビットＥｌｐｃ等の制御ビットを含むコントロールレジスタ９４を有する。Ｅｌｐｃ＝“１（ハイレベル）”でＬＰＣ通信有効が設定され、Ｅｌｐｃ＝“０（ローレベル）”でＬＰＣ通信無効が設定される。このＬＰＣイネーブルビットＥｌｐｃは、出力制御回路９１，９３に供給され、且つ、制御信号８７として前記選択回路７４に供給される。
【００５８】
Ｅｌｐｃ＝“１”（８７＝“１”）で指示されるＬＰＣ通信有効時には、ＬＰＣ用の出力制御回路９１が動作可能にされ、汎用の出力制御回路９３は動作不可能にされる。このとき、ハイレベルの制御信号８７により、前記バイパス経路７０，７１が選択され、レベル変換機能が無効にされ、前記低電圧動作による高速出力動作可能な状態にされる。一方、Ｅｌｐｃ＝“０”（８７＝“０”）で指示されるＬＰＣ通信無効時には、ＬＰＣ用の出力制御回路９１が動作不可能にされ、汎用の出力制御回路９３が動作可能にされる。このとき、ローレベルの制御信号８７により、レベル変換回路５４，５５によるレベル変換機能が有効にされ、前記高電圧動作によるレベル変換出力動作が可能な状態にされる。
【００５９】
ＬＰＣ通信を有効にするときのマイクロコンピュータは低電圧動作形態で動作電源の供給を受ける。Ｅｌｐｃ＝“１”（８７＝“１”）で指示されるＬＰＣ通信有効時には、ＬＰＣ用の出力制御回路９１が動作可能にされ、汎用の出力制御回路９３は動作不可能にされる。出力制御回路９１は、動作可能にされると、ＬＰＣバスＨＩＦ回路２０からのインタフェースデータをクロック信号に同期させて出力ラッチ回路９０にラッチさせ、制御信号８５により出力ゲート回路６１を出力動作可能に制御して、データ８８を出力バッファ５３から出力可能にする。このとき選択回路７４は制御信号８７にてバイパス経路７０，７１を選択するから、出力バッファ５３による出力動作は、レベル変換回路５４，５５による動作遅延の影響を受けず、高速化される。汎用の出力制御回路９３は、動作不可能にされると、制御信号８５及びデータ８８の出力端子を高出力インピーダンス状態に制御する。
【００６０】
一方、ＬＰＣ通信を無効にするときのマイクロコンピュータは高電圧動作形態で動作電源の供給を受ける。Ｅｌｐｃ＝“０”（８７＝“０”）で指示されるＬＰＣ通信無効時には、汎用の出力制御回路９３が動作可能にされ、ＬＰＣ用の出力制御回路９１は動作不可能にされる。出力制御回路９３は、動作可能にされると、所定の周辺回路から内部データバスを介して供給されるインタフェースデータをクロック信号に同期させて出力ラッチ回路９２にラッチさせ、制御信号８５により出力ゲート回路６１を出力動作可能に制御して、データ８８を出力バッファ５３から出力可能にする。このとき選択回路７４は制御信号８７にてレベル変換回路５４，５５を選択するから、出力バッファ５３による出力動作において、レベル変換回路５４，５５による動作遅延の影響を受けるが、降圧電圧振幅から外部電圧振幅へのレベル変換を介して出力動作される。ＬＰＣ用の出力制御回路９１は、動作不可能にされると、制御信号８５及びデータ８８の出力端子を高出力インピーダンス状態に制御する。
【００６１】
図１０にはＬＰＣバスインタフェース用の出力ラッチ回路９０に対するラッチクロック信号の伝達系が例示される。図１０では、クロック入力端子２（ＣＫ）からＬＰＣバスインタフェース用のＰＣＩクロック信号１００が入力され、バッファ部３のクロック入力バッファ１０１、入出力ポート４のクロック入力ポート１０２、及びクロックドライバ１０３を介して、内部クロック信号１０４がＬＰＣバスＨＩＦ回路２０に供給される。ＬＰＣバスＨＩＦ回路２０は内部クロック信号１０４に同期してバスインタフェース制御を行い、出力データを出力ラッチ回路９０に向けて出力する。出力ラッチ回路９０は前記内部クロック信号１０４をクロック端子ＣＫに受けてラッチ動作を行なう。クロック信号１０４に同期して出力ラッチ回路９０にラッチされたデータ８８はバッファ部３を介してデータ出力端子２（Ｄ）に出力される。このクロック信号伝達系において、ＰＣＩクロック信号１００の変化に同期させてデータ出力端子２（Ｄ）からデータを出力するときの遅延要素は、クロック入力端子２（ＣＫ）から出力ラッチ回路９０のクロック入力端子ＣＫに至るクロック遅延と、出力ラッチ回路９０からデータ出力端子２（Ｄ）に至るデータの伝播遅延である。データ伝播遅延に対しては前記選択回路７４で選択可能なバイパス経路７０，７１にて改善した。クロック遅延に対してはクロック伝達経路中のゲート段数を減らすようにすればよい。
【００６２】
図１１にはクロック遅延及びデータ伝播遅延を更に改善する例が示される。ＬＰＣバスインタフェース用のデータ出力動作のためのクロック遅延を更に小さくするために、ＰＣＩクロック信号１００のクロック入力バッファ１０１の近傍に出力ラッチ回路９０を配置し、クロック入力バッファ１０１から出力されるクロック信号１０５を出力ラッチ回路９０に供給する。更にデータ伝播遅延を更に小さくする為に、出力ラッチ回路９０を出力バッファ５３の直近、即ちデータ出力端子２（Ｄ）の直近に配置する。汎用的な入出力に利用される出力データラッチ回路９２には内蔵クロック発振器１０で生成される内部クロック信号１０７が供給される。図１１において出力データラッチ回路９０は、前記制御信号８７のハイレベルによってラッチ出力動作可能にされ、前記制御信号８７のローレベルによって高出力インピーダンス状態にされる。出力データラッチ回路９２は、前記制御信号８７のローレベルによってラッチ出力動作可能にされ、前記制御信号８７のハイレベルによって高出力インピーダンス状態にされる。
【００６３】
図１２にはバッファ部近傍のレイアウトが例示される。クロック入力バッファ１０１、ＬＰＣバスインタフェース用の出力データラッチ回路９０は出力バッファ５３及びデータ出力端子２（Ｄ）の直近に配置されている。これに対して、汎用インタフェース用の出力データラッチ回路９２は入出力ポート２に配置され、相対的に出力バッファ５３及びデータ出力端子２（Ｄ）から離れている。
【００６４】
図１３には高電圧動作させる外部電源の電圧を２通りに選択可能とする半導体集積回路の例を示す。通常動作における低電圧動作形態はＶＣＣ＝ＶＣＬ＝１．８Ｖ、通常動作における第１の高電圧動作形態はＶＣＣ＝３．３Ｖ，ＶＣＬ＝１．８Ｖ、通常動作における第２の高電圧動作形態はＶＣＣ＝５．０Ｖ，ＶＣＬ＝１．８Ｖとする。バーンイン時における高電圧動作形態はＶＣＣ＝７．０Ｖ，ＶＣＬ＝２．８Ｖとする。これに対処するレベル変換回路は外部電源に応じてレベル変換範囲を相違しなければならない。同一回路構成で複数のレベル変換範囲に対して変換の高速性を第１とするような場合には、レベル変換範囲に応じて異なった回路構成のレベル変換回路を採用するのが得策である。そこで、図１３では、変換レベル範囲の広い変換用にレベル変換回路１１０，１１１，１１３を採用する。それらは、前記レベル変換回路５４，５５に対して、ＭＯＳトランジスタＱ３，Ｑ４のコモンドレインに対する電荷引き抜きを加速するためにＭＯＳトランジスタＱ１０，Ｑ１１を追加し、同様に、ＭＯＳトランジスタＱ５，Ｑ６のコモンドレインに対する電荷引き抜きを加速するためにＭＯＳトランジスタＱ１２，Ｑ１１３を追加して構成される。選択回路１１６にはレベル変換回路１１０、１１１を選択するためのクロックドインバータ１１４，１１５が追加されている。更に選択回路１１６の選択動作を行なう選択信号１２０，１２１，１２２の３本とする。選択信号１２１，１２２に関してはレベル変換回路１１２，１１３でレベル変換を行なってクロックドインバータ７５，７６とクロックドインバータ１１４，１１５に供給される。図５の例では高電圧動作形態において信号８７が採り得るレベルはローレベルに限定されるから、選択制御信号８７の伝播経路ではレベル変換を要しない。これに対し、図１３の例では、高電圧動作形態において信号１２１，１２２が採り得るレベルはローレベルに限定されないから、レベル変換回路１１２，１１３を必要とする。尚、図１３の回路構成において図５と同一機能を有する回路要素には同一符号を付してその詳細な説明を省略する。
【００６５】
図１４には図１３の半導体集積回路におけるＬＰＣ通信の有効／無効と動作電源との対応関係が例示される。動作状態はバーンインと通常動作（バーンイン以外の動作状態）とに大別され、通常動作はＬＰＣ通信有効と無効の状態に大別されることは、図７と同じである。通常動作における低電圧動作形態（ＶＣＣ＝ＶＣＬ＝１．８Ｖ）ではＬＰＣ通信有効とされる。この動作形態において、ＬＰＣバスＨＩＦ回路２０を用いるホストインタフェース制御を行なう場合には、制御信号１２０がハイレベル（この場合にはＶＣＬレベル）に設定され、制御信号１２１，１２２がローレベル（この場合には０．０Ｖ）に設定されることにより、当該インタフェース用のバッファ部３では、選択回路１１６のクロックドインバータ７６，７７がオン、クロックドインバータ７５，７８、１１４，１１５がオフにされ、バイパス経路７０，７１が選択され、前記高速のＬＰＣバスインタフェースを実現することができる。
【００６６】
通常動作における第１の高電圧動作形態（ＶＣＣ＝３．３Ｖ，ＶＣＬ＝１．８Ｖ）ではＬＰＣ通信無効とされる。この動作形態において、この動作形態では前記制御信号１２１がハイレベル、制御信号１２０，１２２がローレベルに設定され、バッファ部３では、選択回路１１６のクロックドインバータ７６，７７、１１４，１１５がオフ、クロックドインバータ７５，７８がオンにされ、レベル変換回路５４，５５の出力が選択され、降圧電圧の低振幅信号をレベル変換回路５４，５５で外部電源の振幅に拡張して、出力バッファ５３から外部端子２の出力させることができる。３．３Ｖのような動作電圧を用いるシステムに適用させて動作させることが可能である。
【００６７】
通常動作における第２の高電圧動作形態（ＶＣＣ＝５．０Ｖ，ＶＣＬ＝１．８Ｖ）ではＬＰＣ通信無効とされる。この動作形態において、この動作形態では前記制御信号１２２がハイレベル、制御信号１２０，１２１がローレベルに設定され、バッファ部３では、選択回路１１６のクロックドインバータ７５〜７８がオフ、クロックドインバータ１１４，１１５がオンにされ、レベル変換回路１１０，１１１の出力が選択され、降圧電圧の低振幅信号をレベル変換回路１１０，１１１で外部電源の振幅に拡張して、出力バッファ５３から外部端子２の出力させることができる。５．０Ｖのような動作電圧を用いるシステムに適用させて動作させることが可能である。
【００６８】
バーンイン時における高電圧動作形態はＶＣＣ＝７．０Ｖ，ＶＣＬ＝２．８Ｖとし、通常動作における第２の高電圧動作形態と同じように制御信号１２０，１２１をローレベル、１２２をハイレベルに設定し、電圧変換回路１１０，１１１による変換機能を有効にしておく。したがって、相対的に耐圧の低い入出力ポート４及び内部ディジタル部７に対しては比較的電圧の低い２．８Ｖ程度の電圧でバーンインを行なうことができ、耐圧の高いバッファ部３などに対しては比較的電圧の高い７．０Ｖ程度の外部電源電圧でバーンインを行なうことができ、高耐圧回路３に対してもバーンインの信頼性を保証することができる。しかも、低電圧動作される入出力ポート２はレベル変換回路１１０，１１１を介して高電圧動作されるバッファ部３と接続するから、入出力ポート２からバッファ部３のインバータに直接中間レベルの信号が供給され続ける事態を一切生じない。
【００６９】
図１５にはマイクロコンピュータ１をＬＰＣバスに接続される各種インタフェースコントローラＬＳＩとして用いるデータ処理システムが例示される。ホストプロセッサ１３０に結合されたＬＰＣバス１３１には夫々マイクロコンピュータ１によって構成された複数のインタフェースコントローラ１（Ａ）、１（Ｂ）、１（Ｃ）等が接続される。インタフェースコントローラ１（Ａ）は、キーボードインタフェースを実現し、インタフェースコントローラ１（Ｂ）はマウスインタフェースを実現し、インタフェースコントローラ１（Ｃ）はパワーマネージメント情報の交換インタフェースを実現する。夫々のインタフェースコントローラ１（Ａ）、１（Ｂ）、１（Ｃ）のＬＰＣバスＨＩＦ回路（ＬＰＣ）の構成は図１１や図１２で説明された構成と同等とされており、各ＬＰＣバスＨＩＦ回路（ＬＰＣ）はホストプロセッサ１３０が出力するＰＣＩクロック信号１００に同期動作され、出力動作はＰＣＩクロック信号１００の立ち上りから一定時間内で確定する高速出力が達成される。１３２はデータ出力バッファ５３、選択回路７４、レベル変換回路５４，５５、バイパス経路７０，７１、データ入力バッファ、データ出力ラッチ回路等を総称する回路ブロックである。なお、インタフェースコントローラ１（Ａ）は、図示のように、外部から供給されたアナログ信号１５１をデジタル信号に変換するＡＤ変換回路（Ａ／Ｄ）と、中央処理回路（ＣＰＵ）と、上記ＡＤ変換回路（Ａ／Ｄ）と中央処理回路（ＣＰＵ）と上記ＬＰＣバスＨＩＦ回路（ＬＰＣ）とが結合された上記内部バス１５０と有する。上記中央処理回路（ＣＰＵ）は、特に制限されないが、上記ＡＤ変換回路（Ａ／Ｄ）によって変換されたデジタル信号を内部バス１５０を介して上記ＬＰＣバスＨＩＦ回路（ＬＰＣ）へ転送するような処理を行う。
【００７０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００７１】
例えば、クロック同期で外部インタフェースを行なう回路はＬＰＣバスＨＩＦ回路に限定されず、その他のインタフェース回路モジュールであってもよい。また、レベル変換回路の構成もスタティックラッチ形態に限定されない。以上の説明では出力バッファに対するレベル変換回路とバイパス経路について説明した。入力バッファに関してもレベル変換回路を設けることは可能であるが、その場合のレベル変換はレベル低下であり、その意味においてレベル変換回路を設けなくても入力動作には支障はなく、バーンイン動作でも同じく支障はない。半導体集積回路はマイクロコンピュータという名称の回路に限定されず、インタフェースコントローラ或はシステムＬＳＩ等と称するＬＳＩに広く適用することができる。また、半導体集積回路の動作電圧も上記に限定されない。高電圧動作形態で印加可能な外部電源電圧の種類は図１３及び図１４で説明した２種類に限定されず、３種類以上の場合でも本発明を適用することが可能である。また、ＬＰＣバスＨＩＦ回路の用途は図１５で説明した用途に限定されない。
【００７２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７３】
すなわち、第１回路及びこれよりも高耐圧の第２回路を低電圧動作させる利用形態では所定のレベル変換回路におけるバイパス経路を所定の外部出力バッファの入力に接続するから、バイパス経路に接続された外部出力バッファを利用する外部インタフェースでは、レベル変換による動作遅延の影響を受けず、外部との高速インタフェースを実現することが可能になる。
【００７４】
外部インタフェースに高電圧を利用する利用形態では、第１回路を低電圧動作、第２回路を高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路における低電圧の信号振幅を第２回路の高電圧の信号振幅に変換して外部出力バッファに供給可能にされる。
【００７５】
半導体集積回路に上記何れの利用形態を採用する場合でも、バーンインでは、第１回路をバーンイン用低電圧動作、第２回路をバーンイン用高電圧動作させ、前記所定の外部出力バッファにおいてもバイパス経路を選択せずレベル変換回路を介在させ、第１回路におけるバーンイン用低電圧の信号振幅を第２回路のバーンイン用高電圧の信号振幅に変換して外部出力バッファに供給可能とされる。第１回路の相対的に小さい振幅の中間レベル信号によって第２回路に貫通電流が流れることはないから、その貫通電流に起因する第２回路の特性劣化や破壊は生じない。したがって、第１回路及び第２回路をその耐圧に見合った動作電源を用いてバーンインすることが可能であるから、バーンインによる信頼性を保証する事ができる。
【００７６】
レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点より、クロック信号に同期する外部出力動作の高速化を実現することができる。
【００７７】
クロック遅延の抑制という観点より、外部クロック信号に同期する外部出力動作の高速化を実現することができる。
【００７８】
レベル変換回路による出力動作遅延の解消と出力バッファの高耐圧維持という観点よりクロック同期の外部出力動作を高速化した半導体集積回路におけるバーンインによる信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるマイクロコンピュータを示すブロック図である。
【図２】マイクロコンピュータの高電圧動作時における電源端子接続形態を例示する説明図である。
【図３】マイクロコンピュータの低電圧動作時における電源端子接続形態を例示する説明図である。
【図４】バッファ部における出力バッファ及びレベル変換回路を例示する回路図である。
【図５】バッファ部においてＬＰＣバスＨＩＦ回路の出力に割当てられる出力バッファ及びレベル変換回路を例示する回路図である。
【図６】図５のバッファ部における信号波形を例示する信号波形図である。
【図７】ＬＰＣ通信の有効／無効と動作電源との対応関係を例示する説明図である。
【図８】ＬＰＣバスインタフェースの為のバイパス経路を採用しないマイクロコンピュータにおいて通常動作時にＬＰＣ通信有効として利用する場合を図５との比較例として示す回路図である。
【図９】図５の回路構成とＬＰＣバスＨＩＦ回路との接続関係を例示する説明図である。
【図１０】ＬＰＣバスインタフェース用の出力ラッチ回路に対するラッチクロック信号の伝達系を例示するブロック図である。
【図１１】クロック遅延及びデータ伝播遅延を更に改善する例を示すブロック図である。
【図１２】バッファ部近傍のレイアウトを例示する概略平面図である。
【図１３】高電圧動作させる外部電源の電圧を２通りに選択可能とする半導体集積回路の例を示す回路図である。
【図１４】図１３の半導体集積回路におけるＬＰＣ通信の有効／無効と動作電源との対応関係を例示する説明図である。
【図１５】マイクロコンピュータをＬＰＣバスに接続される各種インタフェースコントローラＬＳＩとして用いるデータ処理システムを例示するブロック図である。
【符号の説明】
１ マイクロコンピュータ
１（Ａ），１（Ｂ），１（Ｃ）
２ 外部端子
２（ＣＫ） クロック入力端子
２（Ｄ） データ出力端子
３ バッファ部
４ 入出力ポート
６ 内部電源降圧回路
７ 内部ディジタル部
ＶＣＣ 電源端子
ＶＣＬ 低電圧動作用端子
１１ ＣＰＵ
２０ ＬＰＣバスＨＩＦ回路
５３ 出力バッファ
５４，５５ レベル変換回路
６１ 出力制御回路
７０，７１ バイパス経路
７４ 選択回路
７５〜７８ クロックドインバータ
８５ 制御信号
８６ 出力ラッチ回路
８７ 選択制御信号
８８ ラッチ出力データ
９０，９２ 出力ラッチ回路
９１，９３ 出力制御回路
９４ コントロールレジスタ
Ｅｌｐｃ ＬＰＣイネーブルビット
１００ ＰＣＩクロック信号
１０１ クロック入力バッファ
１０２ クロック入力ポート
１０５ クロック信号
１１０，１１１，１１２，１１３ レベル変換回路
１１６ 選択回路
１２０〜１２２ 選択制御信号
１３０ ホストプロセッサ
１３１ ＬＰＣバス
Claims (11)
- 第１回路と、前記第１回路よりも高耐圧の第２回路と、第１外部端子からの入力電圧を降圧する内部電源降圧回路とを有し、前記第１回路及び前記第２回路の双方の回路の動作電圧を等しくし又は相違させることが可能な半導体集積回路であって、
前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能な複数のレベル変換回路と、前記レベル変換回路の出力を受ける複数の外部出力バッファと、所定のレベル変換回路の入力を所定の外部出力バッファの入力へバイパスさせるバイパス経路と、前記所定の外部出力バッファの入力に対する前記所定のレベル変換回路又はバイパス経路の接続を選択する選択回路と、を有し、
前記第２回路は前記第１外部端子に供給される入力電圧を動作電圧とし、
前記第１回路は前記内部電源降圧回路の降圧出力電圧又は第２外部端子からの入力電圧を動作電源とするものであり、
前記第１回路及び第２回路の動作電圧を相違させるとき前記第１外部端子に外部電源電圧が接続され、前記第２外部端子に安定化容量素子が接続され、
前記第１回路及び前記第２回路の動作電圧を等しくするとき前記第１外部端子及び前記第２外部端子に同じ外部電源電圧が接続される、ものであることを特徴とする半導体集積回路。 - 前記レベル変換回路は相互にレベル変換範囲の相違する複数のレベル変換回路から成るものであることを特徴とする請求項１記載の半導体集積回路。
- 前記第１回路は前記選択回路の選択制御情報を保持するレジスタ手段を有して成るものであることを特徴とする請求項１又は２記載の半導体集積回路。
- 第１回路と、前記第１回路よりも高耐圧の第２回路とを有し、双方の回路の動作電圧を等しくし又は相違させることが可能な半導体集積回路であって、
前記第２回路はその動作電圧に応じて前記第１回路の出力をレベル変換可能な複数のレベル変換回路と、前記レベル変換回路の出力を受ける複数の外部出力バッファと、所定のレベル変換回路の入力を所定の外部出力バッファの入力へバイパスさせるバイパス経路と、前記所定の外部出力バッファの入力に対する前記所定のレベル変換回路又はバイパス経路の接続を選択する選択回路と、を有し、
前記第１回路はクロック信号に同期して前記所定の外部出力バッファの出力データを保持する出力ラッチ回路と、前記出力ラッチ回路にラッチするデータを処理するデータ処理回路とを有して成るものであることを特徴とする半導体集積回路。 - 前記出力ラッチ回路は所定のＩＯポートに含まれるものであることを特徴とする請求項４記載の半導体集積回路。
- 前記出力ラッチ回路は前記所定の外部出力バッファに隣接されるものであることを特徴とする請求項４記載の半導体集積回路。
- 前記クロック信号は、外部から前記出力ラッチ回路及び前記データ処理回路に並列に供給されることを特徴とする請求項４記載の半導体集積回路。
- 前記データ処理回路はホストインタフェース制御回路であることを特徴とする請求項４記載の半導体集積回路。
- 前記ホストインタフェース制御回路及び出力ラッチ回路は所定のスピードの前記クロック信号に同期動作することを特徴とする請求項８記載の半導体集積回路。
- 第１回路と、
前記第１回路よりも高耐圧である第２回路とを有し、
前記第１回路は前記第２回路の動作電圧と等しくしまたは相違させることが可能であり、
前記第２回路は、
前記第２回路の動作電圧に応じて前記第１回路の出力信号をレベル変換可能なレベルシフト回路と、
外部バッファと、
前記出力信号を出力させるために、前記外部出力バッファに接続された前記第１回路に接続される第１信号経路と、
前記出力信号を出力させるために、前記レベル変換回路を介して外部出力バッファに接続された前記第１回路に接続される第２信号経路とを有する半導体集積回路において、
前記第２信号経路を選択する間、前記第１信号経路を非選択とし、
前記第２回路に対し第１回路に供給する動作電圧よりも高い動作電圧を与えるバーンインテスト方法を行うことを特徴とする半導体集積回路 - 前記第１信号経路又は、前記第１回路の出力信号のための前記第２信号経路を選択可能で、前記バーンインテスト方法を行っている間、前記第２信号経路を選択する選択回路を有することを特徴とする請求項１０記載の半導体集積回路。
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