KR102387233B1 - 버퍼 회로 - Google Patents
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Abstract
제 1 외부 클럭 및 제 2 외부 클럭에 응답하여 제 1 예비 클럭을 생성하는 제 1 버퍼; 상기 제 1 외부 클럭 및 상기 제 2 외부 클럭에 응답하여 제 2 예비 클럭을 생서하는 제 2 버퍼; 상기 제 1 및 제 2 예비 클럭에 응답하여 복수개의 지연 제어 신호를 생성하는 지연 제어부; 상기 복수개의 지연 제어 신호에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 1 예비 클럭을 지연시켜 제 1 내부 클럭으로서 출력하는 제 1 지연부; 및 상기 복수개의 지연 제어 신호에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 2 예비 클럭을 지연시켜 제 2 내부 클럭으로서 출력하는 제 2 지연부를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 버퍼 회로에 관한 것이다.
반도체 집적 회로는 고속화 및 집적화되고 있다.
반도체 집적 회로가 고속화되면서, 반도체 집적 회로는 클럭에 동기되어 동작하도록 구성된다.
그러므로, 반도체 집적 회로는 외부에서 입력되는 클럭을 입력 받는 버퍼 회로를 구비하도록 구성된다.
본 발명은 외부에서 입력되는 클럭을 수신하기 위한 버퍼 회로를 제공하기 위한 것이다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 외부 클럭 및 제 2 외부 클럭에 응답하여 제 1 예비 클럭을 생성하는 제 1 버퍼; 상기 제 1 외부 클럭 및 상기 제 2 외부 클럭에 응답하여 제 2 예비 클럭을 생서하는 제 2 버퍼; 상기 제 1 및 제 2 예비 클럭에 응답하여 복수개의 지연 제어 신호를 생성하는 지연 제어부; 상기 복수개의 지연 제어 신호에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 1 예비 클럭을 지연시켜 제 1 내부 클럭으로서 출력하는 제 1 지연부; 및 상기 복수개의 지연 제어 신호에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 2 예비 클럭을 지연시켜 제 2 내부 클럭으로서 출력하는 제 2 지연부를 포함한다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 입력 클럭의 폴링 타이밍마다 노드를 풀업시키는 풀업부; 및 제 2 입력 클럭의 폴링 타이밍마다 상기 노드를 풀다운시키는 풀다운부를 포함하며, 상기 노드에서 출력 클럭의 레벨이 결정되는 것을 특징으로 한다.
본 발명에 따른 반도체 시스템은 고속화 구현에 장점이 있다.
도 1은 본 발명의 실시예에 따른 버퍼 회로의 구성도,
도 2는 도 1의 제 1 버퍼의 구성도,
도 3은 도 1의 제 2 버퍼의 구성도,
도 4는 도 1의 지연 제어부의 구성도,
도 5는 도 1의 제 1 지연부의 구성도,
도 6은 도 1의 제 2 지연부의 구성도이다.
도 2는 도 1의 제 1 버퍼의 구성도,
도 3은 도 1의 제 2 버퍼의 구성도,
도 4는 도 1의 지연 제어부의 구성도,
도 5는 도 1의 제 1 지연부의 구성도,
도 6은 도 1의 제 2 지연부의 구성도이다.
본 발명의 실시예에 따른 버퍼 회로는 도 1에 도시된 바와 같이, 제 1 버퍼(100), 제 2 버퍼(200), 지연 제어부(300), 제 1 지연부(400), 및 제 2 지연부(500)를 포함할 수 있다.
상기 제 1 버퍼(100)는 제 1 외부 클럭(CLK_ext) 및 제 2 외부 클럭(CLKb_ext)에 응답하여 제 1 예비 클럭(CLK_p)을 생성할 수 있다. 예를 들어, 상기 제 1 버퍼(100)는 상기 제 1 외부 클럭(CLK_ext) 및 상기 제 2 외부 클럭(CLKb_ext)의 각 폴링 타이밍마다 천이되는 상기 제 1 예비 클럭(CLK_p)을 생성할 수 있다. 더욱 상세히 설명하면, 상기 제 1 버퍼(100)는 상기 제 1 외부 클럭(CLK_ext)의 폴링 타이밍마다 상기 제 1 예비 클럭(CLK_p)을 하이 레벨로 천이 즉, 상기 제 1 예비 클럭(CLK_p)을 라이징시킬 수 있다. 또한 상기 제 1 버퍼(100)는 상기 제 2 외부 클럭(CLKb_ext)의 폴링 타이밍마다 상기 제 1 예비 클럭(CLK_p)을 로우 레벨로 천이 즉, 상기 제 1 예비 클럭(CLK_p)을 폴링시킬 수 있다.
상기 제 2 버퍼(200)는 제 1 외부 클럭(CLK_ext) 및 제 2 외부 클럭(CLKb_ext)에 응답하여 제 2 예비 클럭(CLKb_p)을 생성할 수 있다. 예를 들어, 상기 제 2 버퍼(200)는 상기 제 1 외부 클럭(CLK_ext) 및 상기 제 2 외부 클럭(CLKb_ext)의 각 라이징 타이밍마다 천이되는 상기 제 2 예비 클럭(CLKb_p)을 생성할 수 있다. 더욱 상세히 설명하면, 상기 제 2 버퍼(200)는 상기 제 2 외부 클럭(CLKb_ext)의 라이징 타이밍마다 상기 제 2 예비 클럭(CLKb_p)을 하이 레벨로 천이 즉, 상기 제 2 예비 클럭(CLKb_p)을 라이징시킬 수 있다. 또한 상기 제 2 버퍼(200)는 상기 제 1 외부 클럭(CLK_ext)의 라이징 타이밍마다 상기 제 2 예비 클럭(CLKb_p)을 로우 레벨로 천이 즉, 상기 제 2 예비 클럭(CLkb_p)을 폴링시킬 수 있다. 이때, 상기 제 1 및 제 2 외부 클럭(CLK_ext, CLKb_ext)은 외부에서 제공되는 클럭으로서, 서로 위상이 반대가 되는 클럭일 수 있다.
상기 지연 제어부(300)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)에 응답하여 제 1 지연 제어 신호(S_con) 및 제 2 지연 제어 신호(D_con)를 생성할 수 있다. 예를 들어, 상기 지연 제어부(300)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상을 비교하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성할 수 있다. 더욱 상세히 설명하면, 상기 지연 제어부(300)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상이 동일할 경우 상기 제 1 지연 제어 신호(S_con)를 인에이블시키고, 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상이 서로 다를 경우 상기 제 1 지연 제어 신호(S_con)를 디스에이블시키고, 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p) 중 어느 예비 클럭의 위상이 빠른지에 따라 상기 제 2 지연 제어 신호(D_con)의 인에이블 여부를 결정할 수 있다.
상기 지연 제어부(300)는 위상 비교부(310) 및 지연 제어 신호 생성부(320)를 포함할 수 있다.
상기 위상 비교부(310)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상을 비교하여 비교 신호(COM)를 생성할 수 있다. 예를 들어, 상기 위상 비교부(310)는 상기 제 1 예비 클럭(CLK_p)의 위상이 상기 제 2 예비 클럭(CLKb_p)의 위상보다 느리면 상기 비교 신호(COM)를 인에이블시킬 수 있다. 또한 상기 비교부(310)는 상기 제 1 예비 클럭(CLK_p)의 위상이 제 2 예비 클럭(CLKb_p)의 위상보다 빠르면 상기 비교 신호(COM)를 디스에이블시킬 수 있다.
상기 지연 제어 신호 생성부(320)는 상기 비교 신호(COM)에 응답하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성할 수 있다. 예를 들어, 상기 지연 제어 신호 생성부(320)는 상기 비교 신호(COM)가 제 1 레벨 및 제 2 레벨 중 어느 하나의 레벨로 설정된 시간동안 유지되면 상기 제 1 지연 제어 신호(S_con)를 디스에이블시키고, 유지된 레벨에 따라 상기 제 2 지연 제어 신호(D_con)를 인에이블 또는 디스에이블시킬 수 있다. 또한 상기 지연 제어 신호 생성부(320)는 상기 비교 신호(COM)가 설정된 시간동안 상기 제 1 및 제 2 레벨로 교대로 천이하면 상기 제 1 지연 제어 신호(S_con)를 인에이블시킬 수 있다.
상기 제 1 지연부(400)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 1 예비 클럭(CLK_p)을 지연시켜 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다. 예를 들어, 상기 제 1 지연부(400)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 상기 제 1 예비 클럭(CLK_p)을 지연시키지 않고 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다. 또한 상기 제 1 지연부(400)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 결정된 지연 시간으로 상기 제 1 예비 지연 클럭(CLK_p)을 지연시켜 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다.
상기 제 2 지연부(500)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 2 예비 클럭(CLKb_p)을 지연시켜 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다. 예를 들어, 상기 제 2 지연부(500)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 상기 제 2 예비 클럭(CLKb_p)을 지연시키지 않고 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다. 또한 상기 제 2 지연부(500)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 결정된 지연 시간으로 상기 제 2 예비 지연 클럭(CLKb_p)을 지연시켜 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다.
상기 제 1 버퍼(100)는 도 2에 도시된 바와 같이, 제 1 풀업부(110), 및 제 1 풀다운부(120)를 포함할 수 있다.
상기 제 1 풀업부(110)는 상기 제 1 외부 클럭(CLK_ext)에 응답하여 제 1 노드(Node_A)를 풀업시킬 수 있다. 예를 들어, 상기 제 1 풀업부(110)는 상기 제 1 외부 클럭(CLK_ext)의 폴링 타이밍에 상기 제 1 노드(Node_A)를 풀업시킬 수 있다.
상기 제 1 풀업부(110)는 제 1 트랜지스터(P1)를 포함할 수 있다. 상기 제 1 트랜지스터(P1)는 게이트에 상기 제 1 외부 클럭(CLK_ext)을 입력 받고, 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에 상기 제 1 노드(Node_A)가 연결될 수 있다.
상기 제 1 풀다운부(120)는 상기 제 2 외부 클럭(CLKb_ext)에 응답하여 상기 제 1 노드(Node_A)를 풀다운시킬 수 있다. 예를 들어, 상기 제 1 풀다운부(120)는 상기 제 2 외부 클럭(CLKb_ext)의 폴링 타이밍에 상기 제 1 노드(Node_A)를 풀다운시킬 수 있다.
상기 제 1 풀다운부(120)는 제 2 트랜지스터(N1) 및 제 1 인버터(IV1)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 2 외부 클럭(CLKb_ext)을 입력 받을 수 있다. 상기 제 2 트랜지스터(N1)는 게이트에 상기 제 1 인버터(IV1)의 출력 신호를 입력 받고, 드레인에 상기 제 1 노드(Node_A)가 연결되며, 소오스에 접지단(VSS)이 연결될 수 있다.
상기 제 1 버퍼(100)는 상기 제 1 노드(Node_A)의 전압 레벨을 드라이빙하여 상기 제 1 예비 클럭(CLK_p)으로서 출력하는 제 2 인버터(IV2)를 더 포함할 수 있다.
상기 제 2 버퍼(200)는 도 3에 도시된 바와 같이, 제 2 풀업부(210), 및 제 2 풀다운부(220)를 포함할 수 있다.
상기 제 2 풀업부(210)는 상기 제 2 외부 클럭(CLKb_ext)에 응답하여 제 1 노드(Node_B)를 풀업시킬 수 있다. 예를 들어, 상기 제 2 풀업부(210)는 상기 제 2 외부 클럭(CLKb_ext)의 폴링 타이밍에 상기 제 2 노드(Node_B)를 풀업시킬 수 있다.
상기 제 2 풀업부(210)는 제 3 트랜지스터(P2)를 포함할 수 있다. 상기 제 3 트랜지스터(P2)는 게이트에 상기 제 2 외부 클럭(CLKb_ext)을 입력 받고, 소오스에 외부 전압(VDD)을 인가 받으며, 드레인에 상기 제 2 노드(Node_B)가 연결될 수 있다.
상기 제 2 풀다운부(220)는 상기 제 1 외부 클럭(CLK_ext)에 응답하여 상기 제 2 노드(Node_B)를 풀다운시킬 수 있다. 예를 들어, 상기 제 2 풀다운부(220)는 상기 제 1 외부 클럭(CLK_ext)의 폴링 타이밍에 상기 제 2 노드(Node_B)를 풀다운시킬 수 있다.
상기 제 2 풀다운부(220)는 제 4 트랜지스터(N2) 및 제 3 인버터(IV3)를 포함할 수 있다. 상기 제 3 인버터(IV3)는 상기 제 1 외부 클럭(CLK_ext)을 입력 받을 수 있다. 상기 제 4 트랜지스터(N2)는 게이트에 상기 제 3 인버터(IV3)의 출력 신호를 입력 받고, 드레인에 상기 제 2 노드(Node_B)가 연결되며, 소오스에 접지단(VSS)이 연결될 수 있다.
상기 제 2 버퍼(200)는 상기 제 2 노드(Node_B)의 전압 레벨을 드라이빙하여 상기 제 2 예비 클럭(CLKb_p)으로서 출력하는 제 4 인버터(IV4)를 더 포함할 수 있다.
상기 지연 제어 신호 생성부(320)는 도 4에 도시된 바와 같이, 제 1 래치부(321), 제 2 래치부(322), 및 디코딩부(323)를 포함할 수 있다.
상기 제 1 래치부(321)는 상기 비교 신호(COM)를 상기 제 1 예비 클럭(CLK_p)에 동기시켜 제 1 래치 신호(L_s1)를 생성할 수 있다. 예를 들어, 상기 제 1 래치부(321)는 상기 비교 신호(COM)를 상기 제 1 예비 클럭(CLK_p)의 라이징 타이밍에 입력 받아 래치하고, 래치된 신호를 상기 제 1 래치 신호(L_s1)로서 출력할 수 있다. 이때, 상기 제 1 래치부(321)는 플립플롭으로 구성될 수 있다.
상기 제 2 래치부(322)는 상기 제 1 래치 신호(L_s2)를 상기 제 1 예비 클럭(CLK_p)에 동기시켜 제 2 래치 신호(L_s2)를 생성할 수 있다. 예를 들어, 상기 제 2 래치부(322)는 상기 제 1 래치 신호(L_s1)를 상기 제 1 예비 클럭(CLK_p)의 라이징 타이밍에 입력 받아 래치하고, 래치된 신호를 상기 제 2 래치 신호(L_s2)로서 출력할 수 있다. 이때, 상기 제 2 래치부(321)는 플립플롭으로 구성될 수 있다.
상기 디코딩부(323)는 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)를 디코딩하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성할 수 있다. 예를 들어, 상기 디코딩부(323)는 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)가 동일한 레벨일 경우 상기 제 1 지연 제어 신호(S_con)를 디스에이블시키고, 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)의 레벨에 따라 상기 제 2 지연 제어 신호(D_con)를 인에이블시킬지 디스에이블시킬지를 결정한다. 또한 상기 디코딩부(323)는 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)가 서로 다른 레벨일 경우 상기 제 1 지연 제어 신호(S_con)를 인에이블시킨다. 상기 디코딩부(323)는 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)가 서로 다른 레벨일 경우 상기 제 2 지연 제어 신호(D_con)는 무시(don't care)된다.
| L_s1 | L_s2 | S_con | D_con |
| Low | Low | Low | Low |
| Low | High | High | X |
| High | Low | High | X |
| High | High | Low | High |
상기 표와 같이, 상기 디코딩부(320)는 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)를 디코딩하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성할 수 있다.
상기 제 1 지연부(400)는 도 5에 도시된 바와 같이, 제 1 스위치(410), 및 제 1 지연 스위치(420)를 포함할 수 있다.
상기 제 1 스위치(410)는 상기 제 1 지연 제어 신호(S_con)에 응답하여 상기 제 1 예비 클럭(CLK_p)을 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다. 예를 들어, 상기 제 1 스위치(410)는 상기 제 1 지연 제어 신호(S_con)가 인에이블되면 상기 제 1 예비 클럭(CLK_p)을 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다.
상기 제 1 스위치(410)는 제 1 패스 게이트(PG1) 및 제 5 인버터(IV5)를 포함할 수 있다. 상기 제 5 인버터(IV5)는 상기 제 1 지연 제어 신호(S_con)를 입력 받을 수 있다. 상기 제 1 패스 게이트(PG1)는 입력단에 상기 제 1 예비 클럭(CLK_p)을 입력 받고, 제 1 제어단에 상기 제 1 지연 제어 신호(S_con)를 입력 받으며, 제 2 제어단에 상기 제 5 인버터(IV5)의 출력 신호를 입력 받고, 출력단에서 상기 제 1 내부 클럭(CLK_int)을 출력할 수 있다.
상기 제 1 지연 스위치(420)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 상기 제 1 예비 클럭(CLK_p)을 지연시켜 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다. 예를 들어, 상기 제 1 지연 스위치(420)는 상기 제 1 지연 제어 신호(S_con)가 디스에이블되고, 상기 제 2 지연 제어 신호(D_con)가 인에이블되면 상기 제 1 예비 클럭(CLK_p)을 지연시켜 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다.
상기 제 1 지연 스위치(420)는 제 2 및 제 3 패스 게이트(PG2, PG3), 제 6 및 제 7 인버터(IV6, IV7), 및 제 1 지연부(421)를 포함할 수 있다. 상기 제 6 인버터(IV6)는 상기 제 2 지연 제어 신호(D_con)를 입력 받는다. 상기 제 2 패스 게이트(PG2)는 입력단에 상기 제 1 예비 클럭(CLK_p)을 입력 받고, 제 1 제어단에 상기 제 2 지연 제어 신호(D_con)를 입력 받으며, 제 2 제어단에 상기 제 6 인버터(IV6)의 출력 신호를 입력 받는다. 상기 제 1 지연부(421)는 상기 제 2 패스 게이트(PG2)의 출력단에서 출력되는 신호를 입력 받아 지연시켜 상기 제 3 패스 게이트(PG3)의 입력단에 출력한다. 상기 제 7 인버터(IV7)는 상기 제 1 지연 제어 신호(S_con)를 입력 받는다. 상기 제 3 패스 게이트(PG3)는 입력단에 상기 제 1 지연부(421)의 출력 신호를 입력 받고, 제 1 제어단에 상기 제 7 인버터(IV7)의 출력 신호를 입력 받으며, 제 2 제어단에 상기 제 1 지연 제어 신호(S_con)를 입력 받고, 출력단에서 상기 제 1 내부 클럭(CLK_int)을 출력한다.
상기 제 2 지연부(500)는 도 6에 도시된 바와 같이, 제 2 스위치(510), 및 제 2 지연 스위치(520)를 포함할 수 있다.
상기 제 2 스위치(510)는 상기 제 1 지연 제어 신호(S_con)에 응답하여 상기 제 2 예비 클럭(CLKb_p)을 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다. 예를 들어, 상기 제 2 스위치(510)는 상기 제 1 지연 제어 신호(S_con)가 인에이블되면 상기 제 2 예비 클럭(CLKb_p)을 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다.
상기 제 2 스위치(510)는 제 4 패스 게이트(PG4) 및 제 8 인버터(IV8)를 포함할 수 있다. 상기 제 8 인버터(IV8)는 상기 제 1 지연 제어 신호(S_con)를 입력 받을 수 있다. 상기 제 4 패스 게이트(PG4)는 입력단에 상기 제 1 예비 클럭(CLK_p)을 입력 받고, 제 1 제어단에 상기 제 1 지연 제어 신호(S_con)를 입력 받으며, 제 2 제어단에 상기 제 8 인버터(IV8)의 출력 신호를 입력 받고, 출력단에서 상기 제 2 내부 클럭(CLKb_int)을 출력할 수 있다.
상기 제 2 지연 스위치(520)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 상기 제 2 예비 클럭(CLKb_p)을 지연시켜 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다. 예를 들어, 상기 제 2 지연 스위치(520)는 상기 제 1 지연 제어 신호(S_con)가 디스에이블되고, 상기 제 2 지연 제어 신호(D_con)가 디스에이블되면 상기 제 2 예비 클럭(CLKb_p)을 지연시켜 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다.
상기 제 2 지연 스위치(520)는 제 5 및 제 6 패스 게이트(PG5, PG6), 제 9 및 제 10 인버터(IV9, IV10), 및 제 2 지연부(521)를 포함할 수 있다. 상기 제 9 인버터(IV9)는 상기 제 2 지연 제어 신호(D_con)를 입력 받는다. 상기 제 5 패스 게이트(PG5)는 입력단에 상기 제 2 예비 클럭(CLKb_p)을 입력 받고, 제 1 제어단에 상기 제 9 인버터(IV9)의 출력 신호를 입력 받으며, 제 2 제어단에 상기 제 2 지연 제어 신호(D_con)를 입력 받는다. 상기 제 2 지연부(521)는 상기 제 5 패스 게이트(PG5)의 출력단에서 출력되는 신호를 입력 받아 지연시켜 상기 제 6 패스 게이트(PG6)의 입력단에 출력한다. 상기 제 10 인버터(IV10)는 상기 제 1 지연 제어 신호(S_con)를 입력 받는다. 상기 제 6 패스 게이트(PG6)는 입력단에 상기 제 2 지연부(521)의 출력 신호를 입력 받고, 제 1 제어단에 상기 제 10 인버터(IV10)의 출력 신호를 입력 받으며, 제 2 제어단에 상기 제 1 지연 제어 신호(S_con)를 입력 받고, 출력단에서 상기 제 2 내부 클럭(CLKb_int)을 출력한다.
이와 같이 구성된 본 발명의 실시예에 따른 버퍼 회로는 다음과 같이 동작한다.
제 1 버퍼(100)는 제 1 외부 클럭(CLK_ext) 및 제 2 외부 클럭(CLKb_ext)에 응답하여 제 1 예비 클럭(CLK_p)을 생성한다. 이때, 상기 제 1 외부 클럭(CLK_ext)과 상기 제 2 외부 클럭(CLKb_ext)의 위상은 서로 반대이다.
도 2를 참조하여, 상기 제 1 버퍼(100)의 동작을 더욱 상세히 설명하면 다음과 같다.
상기 제 1 버퍼(100)는 상기 제 1 외부 클럭(CLK_ext)의 폴링 타이밍에 상기 제 1 예비 클럭(CLK_p)을 하이 레벨로 라이징시킨다. 또한 상기 제 1 버퍼(100)는 상기 제 2 외부 클럭(CLKb_ext)의 폴링 타이밍에 상기 제 1 예비 클럭(CLK_p)을 로우 레벨로 폴링시킨다. 그러므로, 상기 제 1 버퍼(100)에서 생성되는 상기 제 1 예비 클럭(CLK_p)은 상기 제 1 및 제 2 외부 클럭(CLK_ext, CLKb_ext)의 각 폴링 타이밍에서 천이되는 클럭이다.
제 2 버퍼(200)는 상기 제 1 외부 클럭(CLK_ext) 및 상기 제 2 외부 클럭(CLKb_ext)에 응답하여 제 2 예비 클럭(CLKb_p)을 생성한다. 이때, 상기 제 1 외부 클럭(CLK_ext)과 상기 제 2 외부 클럭(CLKb_ext)의 위상은 서로 반대이다.
도 3를 참조하여, 상기 제 2 버퍼(200)의 동작을 더욱 상세히 설명하면 다음과 같다.
상기 제 2 버퍼(200)는 상기 제 2 외부 클럭(CLKb_ext)의 폴링 타이밍에 상기 제 2 예비 클럭(CLKb_p)을 하이 레벨로 라이징시킨다. 또한 상기 제 2 버퍼(200)는 상기 제 1 외부 클럭(CLK_ext)의 폴링 타이밍에 상기 제 2 예비 클럭(CLKb_p)을 로우 레벨로 폴링시킨다. 그러므로, 상기 제 2 버퍼(200)에서 생성되는 상기 제 2 예비 클럭(CLKb_p)은 상기 제 1 및 제 2 외부 클럭(CLK_ext, CLKb_ext)의 각 폴링 타이밍에서 천이되는 클럭이며, 상기 제 1 예비 클럭(CLK_p)과 위상이 서로 반대이다.
지연 제어부(300)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상을 비교하여 제 1 및 제2 지연 제어 신호(S_con, D_con)를 생성한다. 예를 들어, 상기 지연 제어부(300)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상이 동일하다고 판단되면 상기 제 1 지연 제어 신호(S_con)를 인에이블시킨다. 상기 지연 제어부(300)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상이 서로 다르다고 판단되면 상기 제 1 지연 제어 신호(S_con)를 디스에이블시키고, 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p) 중 어느 클럭의 위상이 빠른지에 따라 상기 제 2 지연 제어 신호(D_con)를 인에이블시키거나 디스에이블시킨다.
상기 지연 제어부(300)는 위상 비교부(310) 및 지연 제어 신호 생성부(320)를 포함할 수 있다.
상기 위상 비교부(310)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상을 비교하여 비교 신호(COM)를 생성한다. 예를 들어, 상기 위상 비교부(310)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p) 중 상기 제 2 예비 클럭(CLKb_p)의 위상이 상기 제 1 예비 클럭(CLK_p)보다 빠르면 상기 비교 신호(COM)를 인에이블시킨다. 상기 위상 비교부(310)는 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p) 중 상기 제 1 예비 클럭(CLK_p)의 위상이 상기 제 2 예비 클럭(CLKb_p)의 위상보다 바르면 상기 비교 신호(COM)를 디스에이블시킨다.
상기 지연 제어 신호 생성부(320)는 상기 비교 신호(COM)에 응답하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성한다. 도 4를 참조하여 상기 지연 제어 신호 생성부(320)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 지연 제어 신호 생성부(320)는 제 1 및 제 2 래치부(321, 322), 및 디코딩부(323)를 포함할 수 있다. 상기 제 1 래치부(321)는 상기 제 1 예비 클럭(CLK_p)이 하이 레벨로 천이할 때 상기 비교 신호(COM)를 입력 받아 래치하고, 래치된 신호를 제 1 래치 신호(L_s1)로서 출력한다. 상기 제 2 래치부(322)는 상기 제 1 예비 클럭(CLKb_p)이 하이 레벨로 천이할 때 상기 제 1 래치 신호(L_s1)를 입력 받아 래치하고, 래치된 신호를 제 2 래치 신호(L_s2)로서 출력한다. 상기 디코딩부(323)는 상기 제 1 및 제 2 래치 신호(L_s1, L_s2)를 디코딩하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성한다. 즉, 상기 지연 제어 신호 생성부(320)는 상기 제 1 예비 클럭(CLK_p)이 첫번째 하이 레벨로 천이할때의 상기 비교 신호(COM)와 상기 제 1 예비 클럭(CLKb_p)이 두번째 하이 레벨로 천이할때의 상기 비교 신호(COM)를 디코딩하여 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)를 생성한다. 이때, 상기 디코딩부(323)는 상기 제 1 예비 클럭(CLK_p)이 첫번째 하이 레벨로 천이할때의 상기 비교 신호(COM)와 상기 제 1 예비 클럭(CLKb_p)이 두번째 하이 레벨로 천이할때의 상기 비교 신호(COM)의 레벨이 동일하면 상기 제 1 지연 제어 신호(S_con)를 하이 레벨로 인에이블시킨다. 상기 디코딩부(323)는 상기 제 1 예비 클럭(CLK_p)이 첫번째 하이 레벨로 천이할때의 상기 비교 신호(COM)와 상기 제 1 예비 클럭(CLKb_p)이 두번째 하이 레벨로 천이할때의 상기 비교 신호(COM)의 레벨이 서로 다르면 상기 제 1 지연 제어 신호(S_con)를 로우 레벨로 디스에이블시키고, 래치된 상기 비교 신호(COM)의 레벨에 따라 상기 제 2 지연 제어 신호(D_con)를 인에이블시킬지 디스에이블시킬지를 결정한다. 예를 들어, 상기 디코딩부(323)는 상기 제 1 예비 클럭(CLK_p)이 첫번째 하이 레벨로 천이할때의 상기 비교 신호(COM)와 상기 제 1 예비 클럭(CLKb_p)이 두번째 하이 레벨로 천이할때의 상기 비교 신호(COM)의 레벨이 서로 동일할 경우 상기 래치된 비교 신호(COM)의 레벨이 로우 레벨이면 상기 제 2 지연 제어 신호(D_con)를 로우 레벨로 디스에이블시킨다. 상기 디코딩부(323)는 상기 제 1 예비 클럭(CLK_p)이 첫번째 하이 레벨로 천이할때의 상기 비교 신호(COM)와 상기 제 1 예비 클럭(CLKb_p)이 두번째 하이 레벨로 천이할때의 상기 비교 신호(COM)의 레벨이 서로 동일할 경우 상기 래치된 비교 신호(COM)의 레벨이 하이 레벨이면 상기 제 2 지연 제어 신호(D_con)를 하이 레벨로 인에이블시킨다.
제 1 지연부(400)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 상기 제 1 예비 클럭(CLK_p)을 지연시키지 않고 제 1 내부 클럭(CLK_int)으로서 출력할 수 있고, 상기 제 1 예비 클럭(CLK_p)을 지연시켜 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있다. 도 5를 참조하여 상기 제 1 지연부(400)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 1 지연부(400)는 상기 제 1 지연 제어 신호(S_con)가 인에이블되면 제 1 스위치(410)를 턴온시켜 상기 제 1 예비 클럭(CLK_p)이 지연 없이 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있게 한다. 상기 제 1 지연부(400)는 상기 제 2 지연 제어 신호(D_con)가 인에이블되면 제 1 지연 스위치(420)를 턴온시켜 상기 제 1 예비 클럭(CLK_p)을 지연시켜 상기 제 1 내부 클럭(CLK_int)으로서 출력할 수 있게 한다. 이때, 상기 제 1 스위치(410)가 턴온된다는 것은 제 1 패스 게이트(PG1)가 턴온되는 것이고, 상기 제 1 지연 스위치(420)가 턴온된다는 것은 제 2 및 제 3 패스 게이트(PG2, PG3)가 턴온된다는 것이다.
제 2 지연부(500)는 상기 제 1 및 제 2 지연 제어 신호(S_con, D_con)에 응답하여 상기 제 2 예비 클럭(CLKb_p)을 지연시키지 않고 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있고, 상기 제 2 예비 클럭(CLKb_p)을 지연시켜 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있다. 도 6를 참조하여 상기 제 2 지연부(500)의 동작을 더욱 상세히 설명하면 다음과 같다. 상기 제 2 지연부(500)는 상기 제 1 지연 제어 신호(S_con)가 인에이블되면 제 2 스위치(510)를 턴온시켜 상기 제 2 예비 클럭(CLKb_p)이 지연 없이 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있게 한다. 상기 제 2 지연부(500)는 상기 제 2 지연 제어 신호(D_con)가 디스에이블되면 제 2 지연 스위치(520)를 턴온시켜 상기 제 2 예비 클럭(CLKb_p)을 지연시켜 상기 제 2 내부 클럭(CLKb_int)으로서 출력할 수 있게 한다. 이때, 상기 제 2 스위치(510)가 턴온된다는 것은 제 4 패스 게이트(PG4)가 턴온되는 것이고, 상기 제 2 지연 스위치(520)가 턴온된다는 것은 제 5 및 제 6 패스 게이트(PG5, PG6)가 턴온된다는 것이다.
이와 같이, 본 발명의 실시예에 따른 버퍼 회로는 외부에서 입력되는 위상이 반대인 제 1 및 제 2 외부 클럭(CLK_ext, CLKb_ext)의 각 폴링 타이밍으로 위상이 반대인 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)을 생성한다. 그러므로, 본 발명의 실시예에 따른 버퍼 회로는 상기 제 1 및 제 2 외부 클럭(CLK_ext, CLKb_ext)의 폴링 타이밍 또는 라이징 타이밍 중 하나의 타이밍이 변하더라도 듀티가 동일한 즉, 하이 레벨 구간과 로우 레벨 구간이 동일한 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)을 생성할 수 있다. 또한 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상을 비교하여 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상이 동일하면 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)을 상기 제 1 및 제 2 내부 클럭(CLK_int, CLKb_int)으로서 출력한다. 한편, 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p)의 위상을 비교하여 상기 제 1 및 제 2 예비 클럭이 위상이 서로 다르면 상기 제 1 및 제 2 예비 클럭(CLK_p, CLKb_p) 중 하나의 클럭을 지연시켜, 위상이 동일한 상기 제 1 및 제 2 내부 클럭(CLK_int, CLKb_int)을 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (17)
- 제 1 외부 클럭 및 제 2 외부 클럭에 응답하여 제 1 예비 클럭을 생성하는 제 1 버퍼;
상기 제 1 외부 클럭 및 상기 제 2 외부 클럭에 응답하여 제 2 예비 클럭을 생성하는 제 2 버퍼;
상기 제 1 및 제 2 예비 클럭에 응답하여 복수개의 지연 제어 신호를 생성하는 지연 제어부;
상기 복수개의 지연 제어 신호에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 1 예비 클럭을 지연시켜 제 1 내부 클럭으로서 출력하는 제 1 지연부; 및
상기 복수개의 지연 제어 신호에 응답하여 지연 시간을 결정하고, 결정된 지연 시간만큼 상기 제 2 예비 클럭을 지연시켜 제 2 내부 클럭으로서 출력하는 제 2 지연부를 포함하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 버퍼는
상기 제 1 외부 클럭 및 상기 제 2 외부 클럭의 각 폴링 타이밍에 상기 제 1 예비 클럭을 천이시키는 것을 특징으로 하는 버퍼 회로. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 2 버퍼는
상기 제 1 외부 클럭 및 상기 제 2 외부 클럭의 각 라이징 타이밍에 상기 제 2 예비 클럭을 천이시키는 것을 특징으로 하는 버퍼 회로. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 지연 제어부는
상기 제 1 및 제 2 예비 클럭의 위상을 비교하여 상기 복수개의 지연 제어 신호를 생성하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 복수개의 지연 제어 신호는 제 1 지연 제어 신호 및 제 2 지연 제어 신호를 포함하며,
상기 지연 제어부는
상기 제 1 및 제 2 예비 클럭의 위상이 동일할 경우 상기 제 1 지연 제어 신호를 인에이블시키고,
상기 제 1 및 제 2 예비 클럭의 위상이 서로 다를 경우 상기 제 1 지연 제어 신호를 디스에이블시키고, 상기 제 1 및 제 2 예비 클럭 중 어느 예비 클럭의 위상이 빠른지에 따라 상기 제 2 지연 제어 신호의 인에이블 여부를 결정하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 5 항에 있어서,
상기 지연 제어부는
상기 제 1 및 제 2 예비 클럭의 위상을 비교하여 비교 신호를 생성하는 위상 비교부, 및
상기 비교 신호에 응답하여 상기 제 1 및 제 2 지연 제어 신호를 생성하는 지연 제어 신호 생성부를 포함하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 지연 제어 신호 생성부는
상기 비교 신호가 제 1 레벨 및 제 2 레벨 중 어느 하나의 레벨로 설정된 시간동안 유지되면 상기 제 1 지연 제어 신호를 디스에이블시키고, 유지된 레벨에 따라 상기 제 2 지연 제어 신호를 인에이블 또는 디스에이블시키며,
상기 비교 신호가 설정된 시간동안 상기 제 1 및 제 2 레벨로 교대로 천이하면 상기 제 1 지연 제어 신호를 인에이블시키는 것을 특징으로 하는 버퍼 회로. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 6 항에 있어서,
상기 지연 제어 신호 생성부는
상기 비교 신호를 상기 제 1 예비 클럭에 동기시켜 제 1 래치 신호를 생성하는 제 1 래치부,
상기 제 1 래치 신호를 상기 제 1 예비 클럭에 동기시켜 제 2 래치 신호를 생성하는 제 2 래치부, 및
상기 제 1 및 제 2 래치 신호를 디코딩하여 상기 제 1 및 제 2 지연 제어 신호를 생성하는 디코딩부를 포함하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제 1 지연부는
상기 복수개의 지연 제어 신호에 응답하여 상기 제 1 예비 클럭을 지연시키지 않고 상기 제 1 내부 클럭으로서 출력하거나,
상기 복수개의 지연 제어 신호에 응답하여 결정된 지연 시간으로 상기 제 1 예비 클럭을 지연시켜 상기 제 1 내부 클럭으로서 출력하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 복수개의 지연 제어 신호는 제 1 지연 제어 신호 및 제 2 지연 제어 신호를 포함하고,
상기 제 1 지연부는
상기 제 1 지연 제어 신호가 인에이블되면 상기 제 1 예비 클럭을 상기 제 1 내부 클럭으로서 출력하는 스위치, 및
상기 제 2 지연 제어 신호가 인에이블되면 상기 제 1 예비 클럭을 지연시켜 상기 제 1 내부 클럭으로서 출력하는 지연 스위치를 포함하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제 2 지연부는
상기 복수개의 지연 제어 신호에 응답하여 상기 제 2 예비 클럭을 지연시키지 않고 상기 제 2 내부 클럭으로서 출력하거나
상기 복수개의 지연 제어 신호에 응답하여 결정된 지연 시간으로 상기 제 2 예비 클럭을 지연시켜 상기 제 2 내부 클럭으로서 출력하는 것을 특징으로 하는 버퍼 회로. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 11 항에 있어서,
상기 복수개의 지연 제어 신호는 제 1 지연 제어 신호 및 제 2 지연 제어 신호를 포함하며,
상기 제 2 지연부는
상기 제 1 지연 제어 신호가 인에이블되면 상기 제 2 예비 클럭을 상기 제 2 내부 클럭으로 출력하는 스위치 및
상기 제 2 지연 제어 신호가 디스에이블되면 상기 제 2 예비 클럭을 지연시켜 상기 제 2 내부 클럭으로서 출력하는 지연 스위치를 포함하는 것을 특징으로 하는 버퍼 회로. - 삭제
- 삭제
- 삭제
- 제 1 및 제 2 외부 클럭을 수신하고 상기 제 1 및 제 2 외부 클럭의 폴링 타이밍에 기초하여 제 1 예비 클럭을 생성하는 제 1 버퍼; 및
상기 제 1 및 제 2 외부 클럭을 수신하고 상기 제 1 및 제 2 외부 클럭의 라이징 타이밍에 기초하여 제 2 예비 클럭을 생성하는 제 2 버퍼를 포함하고,
상기 제 1 및 제 2 예비 클럭으로부터 상기 제 1 및 제 2 내부 클럭을 생성하되, 상기 제 1 및 제 2 예비 클럭의 위상이 동일할 때, 상기 제 1 및 제 2 예비 클럭을 상기 제 1 및 제 2 내부 클럭으로 각각 출력하고,
상기 제 1 및 제 2 예비 클럭의 위상이 서로 상이할 때, 상기 제 1 및 제 2 예비 클럭 중 하나를 지연시켜 상기 제 1 및 제 2 내부 클럭을 생성하는 버퍼 회로. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 16 항에 있어서,
상기 제 1 및 제 2 예비 클럭에 기초하여 복수의 지연 제어 신호를 생성하는 지연 제어부;
상기 복수의 지연 제어 신호에 응답하여 상기 제 1 예비 클럭을 지연시켜 상기 제 1 내부 클럭을 생성하는 제 1 지연부; 및
상기 복수의 지연 제어 신호에 기초하여 상기 제 2 예비 클럭을 지연시켜 상기 제 2 내부 클럭을 생성하는 제 2 지연부를 더 포함하는 버퍼 회로.
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