KR100884589B1 - 멀티 위상 클럭 생성장치와 멀티 위상 클럭 생성 방법 - Google Patents

멀티 위상 클럭 생성장치와 멀티 위상 클럭 생성 방법 Download PDF

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Abstract

본 발명은 제어신호에 대응하는 지연시간을 소오스클럭에 반영하여 다수의 위상클럭을 생성하기 위한 다수의 지연 셀과, 상기 다수의 위상클럭 중 제1 락킹구간에 필요한 제1 위상클럭과 제2 락킹구간에 필요한 제2 위상클럭을 락킹검출신호에 응답하여 순차적으로 선택클럭으로서 출력하기 위한 클럭 다중화수단과, 상기 소오스클럭에 대응하여 상기 선택클럭의 위상을 검출하기 위한 위상 검출수단, 및 상기 위상 검출수단의 출력신호인 검출신호에 대응하는 상기 제어신호를 생성하기 위한 제어전압신호 생성수단을 구비하는 멀티 위상 클럭 생성장치를 제공한다.
Figure R1020070111481
멀티 위상 클럭, 락킹 구간, 지연 셀, 지연라인

Description

멀티 위상 클럭 생성장치와 멀티 위상 클럭 생성 방법{MULTI PHASE CLOCK GENERATOR AND GENERATING METHOD}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 듀티(duty) 에러에서 기인하는 다수의 멀티위상클럭 사이의 위상 차이를 줄여주기 위한 멀티 위상 클럭 생성장치(multi phase clock generator)와 이를 이용한 멀티 위상 클럭 생성 방법에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 소자들은 동작속도가 점점 증가하고, 칩 크기가 점점 줄어들고 있으며, 동작 전압이 점점 낮아지고 있다. 또한, 멀티위상클럭(Multi phase CLocK : MCLK)의 개수는 점점 늘어가고 있다. 여기서, 멀티위상클럭(MCLK)은 일정한 위상 차이만큼의 위상 정보를 가지는 다수의 클럭을 말한다.
도 1은 일반적인 멀티 위상 클럭 생성장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 멀티 위상 클럭 생성장치는 다수의 지연 셀(110)과, 제1 버퍼링부(120)와, 제10 버퍼링부(130)와, 위상검출부(140)와, 제어전압신호 생성부(150), 및 다수의 버퍼링부(160)를 구비한다.
다수의 지연 셀(110)은 제1 내지 제4 지연 셀(112, 114, 116, 118)을 구비한다. 제1 내지 제4 지연 셀(112, 114, 116, 118)은 각각 제어전압신호(V_CTR)에 대응하는 지연시간을 입력되는 클럭에 반영한다. 다시 말하면, 제1 지연 셀(112)의 경우 입력되는 제1 클럭(CLK0, /CLK0)에 지연시간을 반영하여 제2 클럭(CLK45, /CLK45)을 출력하고, 제2 지연 셀(114)의 경우 제2 클럭(CLK45, /CLK45)에 지연시간을 반영하여 제3 클럭(CLK90, /CLK90)을 출력하고, 제3 지연 셀(116)의 경우 제3 클럭(CLK90, /CLK90)에 지연시간을 반영하여 제4 클럭(CLK135, /CLK135)을 출력하며, 제4 지연 셀(118)의 경우 제4 클럭(CLK135, /CLK135)에 지연시간을 반영하여 제5 클럭(CLK180, /CLK180)을 출력한다.
참고로, 제1 클럭(CLK0, /CLK0)의 /CLK0는 CLK0과 위상이 반대인 신호이고, 이하, CLK0은 "제1 정 클럭"이라 하고, /CLK0은 "제1 부 클럭"이라 칭한다. 제2 클럭(CLK45, /CLK45)과, 제3 클럭(CLK90, /CLK90), 제4 클럭(CLK135, /CLK135), 및 제5 클럭(CLK180, /CLK180)도 이와 같이 칭하도록 한다.
한편, 제1 버퍼링부(120)는 제1 클럭(CLK0, /CLK0)을 버퍼링하여 제1 정 클럭(CLK0)에 대응하는 제1 입력신호(IN0)를 출력하고, 제10 버퍼링부(130)는 제5 클럭(CLK180, /CLK180)을 버퍼링하여 제5 부 클럭(/CLK180)에 대응하는 제2 입력신호(/IN180)를 출력한다.
위상 검출부(140)는 제1 입력신호(IN0)에 대응하여 제2 입력신호(/IN180)의 위상을 검출하고, 검출 결과에 따라 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)을 출력한다. 예컨대, 제1 입력신호(IN0)의 라이징 에지(rising edge)보다 제2 입력신호(/IN180)의 라이징 에지가 앞서면 다수의 지연 셀(110)의 지연시간을 늘리게 하기 위한 업 검출신호(DET_UP)가 활성화되고, 제1 입력신호(IN0)의 라이징 에지보다 제2 입력신호(/IN180)의 라이징 에지가 뒤지면 다수의 지연 셀(110)의 지연시간을 줄이게 하기 위한 다운 검출신호(DET_DN)가 활성화된다.
제어전압신호 생성부(150)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 전압레벨을 가지는 제어전압신호(V_CTR)을 생성한다. 예컨대, 제어전압신호(V_CTR)는 업 검출신호(DET_UP)에 응답하여 그 전압레벨이 낮아지고, 다운 검출신호(DET_DN)에 응답하여 그 전압레벨이 높아진다.
이렇게, 생성된 제어전압신호(V_CTR)은 다수의 지연 셀(110)의 각 제1 내지 제4 지연 셀(112, 114, 116, 118)에서 반영될 수 있는 지연시간을 조절하게 된다. 예컨대, 제어전압신호(V_CTR)의 전압레벨이 낮아지면 제1 내지 제4 지연 셀(112, 114, 116, 118)이 느리게 동작하여 반영되는 지연시간이 늘어나고, 제어전압신호(V_CTR)의 전압레벨이 높아지면 제1 내지 제4 지연 셀(112, 114, 116, 118)이 빠르게 동작하여 반영되는 지연시간이 줄어들게 된다.
이와 같이 반복적인 동작을 통해 결국, 제1 정 클럭(CLK0)과 제5 부 클럭(/CLK180)은 동일한 시점에 라이징 에지를 가지게 되며, 이를 "락킹(locking)"이라 하기로 한다.
만약, 제1 클럭(CLK0, /CLK0)의 듀티 비가 50:50인 경우라면, 락킹 이후 다 수의 지연 셀(110)은 제1 정 클럭(CLK0)을 정확히 180°지연시켜 제5 부 클럭(/CLK180)을 출력할 수 있는 지연시간을 확보하게 된다.
그래서, 제1 내지 제4 지연 셀(112, 114, 116, 118)에서 출력되는 제2 내지 제5 클럭(CLK45, /CLK45, CLK90, /CLK90, CLK135, /CLK135, CLK180, /CLK180)은 다수의 버퍼링부(160)에 입력되어 정확하게 45° 위상 차이를 가지는 다수의 멀티위상클럭(MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315, MCLK0)을 생성하게 된다.
여기서, 제2 버퍼링부(162)는 제2 클럭(CLK45, /CLK45)을 입력받아 제1 클럭(CLK0, /CLK0) 대비 45°위상 차이가 있는 MCLK45 멀티위상클럭을 생성하고 제3 버퍼링부(163)는 제2 클럭(CLK45, /CLK45)을 반대로 입력받아 제1 클럭(CLK0, /CLK0) 대비 225°위상 차이가 있는 MCLK225 멀티위상클럭을 생성한다. 여기서, MCLK45 멀티위상클럭은 제2 정 클럭(CLK45)에 대응하는 위상을 가지는 신호이고, MCLK225 멀티위상클럭은 제2 부 클럭(/CLK45)에 대응하는 위상을 가지는 신호이다.
그리고, 제4 및 제5 버퍼링부(164, 165)는 제3 클럭(CLK90, /CLK90)을 이용하여 제1 클럭(CLK0, /CLK0) 대비 90°위상 차이가 있는 MCLK90 멀티위상클럭과 270°위상 차이가 있는 MCLK225 멀티위상클럭을 생성할 수 있고, 제6 및 제7 버퍼링부(166, 167)는 제4 클럭(CLK135, /CLK135)을 이용하여 제1 클럭(CLK0, /CLK0) 대비 135°위상 차이가 있는 MCLK135 멀티위상클럭과 315°위상 차이가 있는 MCLK315 멀티위상클럭을 생성할 수 있으며, 제8 및 제9 버퍼링부(168, 169)는 제5 클럭(CLK180, /CLK180)을 이용하여 제1 클럭(CLK0, /CLK0) 대비 180°위상 차이가 있는 MCLK180 멀티위상클럭과 0°위상 차이가 있는 MCLK0 멀티위상클럭을 생성한다.
이렇게 생성된, 다수의 멀티위상클럭(MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315, MCLK0)은 제1 클럭(CLK0, /CLK0)의 한 주기를 8등분하여 각각 45°간격을 이루어야만 한다. 하지만, 제1 클럭(CLK0, /CLK0)의 듀티 비가 틀어지게 되면 원하는 간격을 보장해 줄 수 없게 된다. 이하, 도 2를 통해 설명하기로 한다.
도 2는 도 1의 멀티 위상 클럭 생성장치의 동작 타이밍을 설명하기 위한 타이밍도이다. 설명의 편의를 위해 제1 정 클럭(CLK0)과 제1 입력신호(IN0)는 동일하게 취급하기로 하고, 제5 부 클럭(/CLK180)과 제2 입력신호(/IN180) 또한 동일하게 취급하기로 한다. 또한, 제1 정 클럭(CLK0)의 한 주기를 "Tcyc"라고 하고, 제1 정 클럭(CLK0)의 듀티 비가 Δt만큼 틀어져서 논리'로우(low)'구간이 Tcyc/2±Δt의 구간을 가지게 된다고 가정하기로 한다.
도 1과 도 2를 참조하면, 락킹 동작 이전에 제5 클럭(CLK180, /CLK180)은 다수의 지연 셀(110)의 기본 지연시간이 반영된다. 이후 전술한 락킹 동작을 통해 제5 클럭(CLK180, /CLK180)은 락킹 지점(LOC)까지 점점 밀려가게 되고, 결국, 제1 정 클럭(CLK0)의 라이징 에지와 제5 부 클럭(/CLK180)의 라이징 에지가 동일한 시점이 되면서 락킹이 이루어 진다.
이때, 다수의 지연 셀(110)의 지연시간은 Tcyc/2±Δt가 된다. 때문에, 제1 내지 제4 지연셀(112, 114, 116, 118)에서 각각 확보되는 지연시간은 Tcyc/2±Δt 의 ¼이 되고, 다수의 멀티위상클럭(MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315, MCLK0)은 각각 Δt의 ¼만큼의 위상 에러가 발생하게 된다. 이러한 위상 에러는 멀티위상클럭의 신뢰성을 크게 떨어트리게 되며, 이러한 문제점은 클럭 주파수가 고주파로 갈수록 더 심각해 질 것이다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 듀티 비가 틀어지더라도 원하는 지연시간을 확보하여 정확한 멀티위상클럭을 생성할 수 있는 멀티 위상 클럭 생성장치를 제공하는데 그 목적이 있다.
또한, 원하는 지연시간을 확보하여 정확한 멀티위상클럭을 생성하기 위한 방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 제어신호에 대응하는 지연시간을 소오스클럭에 반영하여 다수의 위상클럭을 생성하기 위한 다수의 지연 셀; 상기 다수의 위상클럭 중 제1 락킹구간에 필요한 제1 위상클럭과 제2 락킹구간에 필요한 제2 위상클럭을 락킹검출신호에 응답하여 순차적으로 선택클럭으로서 출력하기 위한 클럭 다중화수단; 상기 소오스클럭에 대응하여 상기 선택클럭의 위상을 검출하기 위한 위상 검출수단; 및 상기 위상 검출수단의 출력신호인 검출신 호에 대응하는 상기 제어신호를 생성하기 위한 제어전압신호 생성수단을 구비하는 멀티 위상 클럭 생성장치가 제공된다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따르면, 제어신호에 대응하는 지연시간을 소오스클럭에 반영하여 다수의 위상클럭을 생성하는 단계; 락킹검출신호에 응답하여 상기 다수의 위상클럭 중 제1 락킹구간에 필요한 제1 위상클럭의 위상을 상기 소오스클럭에 대응하여 검출하는 단계; 상기 락킹검출신호에 응답하여 상기 다수의 위상클럭 중 제2 락킹구간에 필요한 제2 위상클럭의 위상을 상기 소오스클럭에 대응하여 검출하는 단계; 및 상기 소오스클럭에 대응하여 검출하는 단계에서 검출된 검출신호에 대응하는 상기 제어신호를 생성하는 단계를 포함하는 멀티 위상 클럭 생성 방법이 제공된다.
본 발명은 소오스 클럭과 소오스 클럭을 지연시킨 클럭과의 락킹을 통해 확보된 지연시간을 이용하여 다수의 멀티위상클럭을 생성하는데 있어서, 제1 락킹구간에는 제1 멀티위상클럭을 이용하여 제1 락킹을 하고 제2 락킹구간에는 제2 멀티위상클럭을 이용하여 제2 락킹을 함으로써, 이를 통해 확보된 소오스 클럭의 한 주기에 해당하는 지연시간을 이용하여 정확한 위상차이를 가지는 다수의 멀티위상클럭을 생성할 수 있다.
상술한 본 발명은 한 주기에 해당하는 정확한 지연시간을 확보함으로써, 정확한 위상차이를 가지는 다수의 멀티 위상 클럭을 생성하는 효과를 얻을 수 있다.
또한, 정확한 멀티 위상 클럭을 생성하여 함으로써, 멀티 위상 클럭 및 이를 이용하는 반도체 소자의 신뢰성을 높여 줄 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 멀티 위상 클럭 생성장치의 제1 실시예를 설명하기 위한 블록도이다.
도 3을 참조하면, 멀티 위상 클럭 생성장치는 다수의 지연 셀(310)과, 제9 내지 제11 버퍼링부(320, 330, 340)와, 클럭 다중화부(350)와, 위상검출부(360)와, 제어전압신호 생성부(370)와, 락킹검출신호 생성부(380), 및 다수의 버퍼링부(390)를 구비할 수 있다.
다수의 지연 셀(310)은 제1 내지 제8 지연 셀(311, 312, 313, 314, 315, 316, 317, 318)을 구비한다. 제1 내지 제8 지연 셀(311, 312, 313, 314, 315, 316, 317, 318)은 각각 제어전압신호(V_CTR)에 대응하는 지연시간을 입력되는 클럭에 반영한다.
예컨대, 제1 지연 셀(311)의 경우 입력되는 소오스 클럭인 제1 클럭(CLK0, /CLK0)에 제어전압신호(V_CTR)에 대응하는 지연시간을 반영하여 제2 클럭(CLK45, /CLK45)을 출력하고, 제2 지연 셀(312)의 경우 제2 클럭(CLK45, /CLK45)에 제어전 압신호(V_CTR)에 대응하는 지연시간을 반영하여 제3 클럭(CLK90, /CLK90)을 출력하고, 제3 지연 셀(313)의 경우 제3 클럭(CLK90, /CLK90)에 제어전압신호(V_CTR)에 대응하는 지연시간을 반영하여 제4 클럭(CLK135, /CLK135)을 출력하고, 제4 지연 셀(314)의 경우 제4 클럭(CLK135, /CLK135)에 제어전압신호(V_CTR)에 대응하는 지연시간을 반영하여 제5 클럭(CLK180, /CLK180)을 출력하고, 제5 지연 셀(315)의 경우 입력되는 제5 클럭(CLK180, /CLK180)에 제어전압신호(V_CTR)에 대응하는 지연시간을 반영하여 제6 클럭(CLK255, /CLK255)을 출력하고, 제6 지연 셀(316)의 경우 제6 클럭(CLK255, /CLK255)에 제어전압신호(V_CTR)에 대응하는 지연시간을 반영하여 제7 클럭(CLK270, /CLK270)을 출력하고, 제7 지연 셀(317)의 경우 제7 클럭(CLK270, /CLK270)에 지연시간을 반영하여 제8 클럭(CLK315, /CLK315)을 출력하며, 제8 지연 셀(318)의 경우 제8 클럭(CLK315, /CLK315)에 제어전압신호(V_CTR)에 대응하는 지연시간을 반영하여 제9 클럭(CLK360, /CLK360)을 출력한다.
참고로, 제1 클럭(CLK0, /CLK0)의 /CLK0는 CLK0과 위상이 반대인 신호이며, 이하, CLK0은 "제1 정 클럭"이라 하고, /CLK0은 "제1 부 클럭"이라 칭한다. 그리고, 제2 클럭(CLK45, /CLK45)과, 제3 클럭(CLK90, /CLK90), 제4 클럭(CLK135, /CLK135), 제5 클럭(CLK180, /CLK180), 제6 클럭(CLK255, /CLK255), 제7 클럭(CLK270, /CLK270), 제8 클럭(CLK315, /CLK315), 및 제9 클럭(CLK360, /CLK360)도 이와 같이 칭하도록 한다.
한편, 제9 버퍼링부(320)는 제1 클럭(CLK0, /CLK0)을 버퍼링하여 제1 정 클럭(CLK0)에 대응하는 제1 입력신호(IN0)를 출력하고, 제10 버퍼링부(130)는 제5 클 럭(CLK180, /CLK180)을 버퍼링하여 제5 부 클럭(/CLK180)에 대응하는 제2 입력신호(/IN180)를 출력하고, 제11 버퍼링부(340)는 제9 클럭(CLK360, /CLK360)을 버퍼링하여 제9 정 클럭(CLK360)에 대응하는 제3 입력신호(IN360)를 출력한다.
본 발명에 따르면 멀티위상클럭을 생성하기 위한 지연시간, 즉, 제1 정 클럭(CLK0)의 한 주기에 해당하는 지연시간을 확보하는데 있어서 락킹 동작을 두 번하는 것을 특징을 가지고 있다. 본 명세서에서는 제5 부 클럭(/CLK180)을 제1 정 클럭(CLK0)에 락킹시키기 위한 구간을 "제1 락킹구간"이라고 하고, 제9 정 클럭(CLK360)을 제1 정 클럭(CLK0)에 락킹시키기 위한 구간을 "제2 락킹구간"이라고 하기로 한다.
클럭 다중화부(350)는 제1 락킹구간에 필요한 제5 부 클럭(/CLK180)에 대응하는 제2 입력신호(/IN180)와 제2 락킹구간에 필요한 제9 정 클럭(CLK360)에 대응하는 제3 입력신호(IN360)를 락킹검출신호(DCT_LOC)에 응답하여 순차적으로 출력한다.
도 4는 도 3의 클럭 다중화부(350)를 설명하기 위한 회로도이다.
도 4를 참조하면, 클럭 다중화부(350)는 락킹검출신호(DET_LOC)에 응답하여 제2 입력신호(/IN180)를 전달하기 위한 제1 전달부(351)와, 락킹검출신호(DET_LOC)에 응답하여 제3 입력신호(IN360)를 전달하기 위한 제2 전달부(353)를 구비할 수 있다. 예컨대, 락킹검출신호(DET_LOC)가 논리'로우(low)'인 경우 제2 입력신호(/IN180)를 클럭 다중화부(350)의 출력신호(OUT)로서 전달하고, 락킹검출신호(DET_LOC)가 논리'하이(high)'인 경우 제3 입력신호(IN360)를 클럭 다중화 부(350)의 출력신호(OUT)로서 전달한다.
다시 도 3을 참조하면, 위상 검출부(360)는 제1 입력신호(IN0)에 대응하여 클럭 다중화부(350)의 출력신호(OUT)의 위상을 검출하고, 검출 결과에 따라 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)을 출력한다. 예컨대, 제1 입력신호(IN0)의 라이징 에지보다 클럭 다중화부(350)의 출력신호(OUT)의 라이징 에지가 앞서면 다수의 지연 셀(310)의 지연시간을 늘리게 하기 위한 업 검출신호(DET_UP)가 활성화되고, 제1 입력신호(IN0)의 라이징 에지보다 클럭 다중화부(350)의 출력신호(OUT)의 라이징 에지가 뒤지면 다수의 지연 셀(110)의 지연시간을 줄이게 하기 위한 다운 검출신호(DET_DN)가 활성화된다.
제어전압신호 생성부(370)는 업 검출신호(DET_UP)와 다운 검출신호(DET_DN)에 대응하는 전압레벨을 가지는 제어전압신호(V_CTR)을 생성한다. 예컨대, 제어전압신호(V_CTR)는 업 검출신호(DET_UP)에 응답하여 그 전압레벨이 낮아지고, 다운 검출신호(DET_DN)에 응답하여 그 전압레벨이 높아진다. 위상 검출부(360)와 제어전압신호 생성부(370)는 본 발명에 속하는 기술분야에서 종사하는 자에게 자명하므로, 구체적인 설명은 생략하기로 한다.
이렇게, 생성된 제어전압신호(V_CTR)은 다수의 지연 셀(310)의 각 제1 내지 제8 지연 셀(311, 312, 313, 314, 315, 316, 317, 318)에서 반영될 수 있는 지연시간을 조절하게 된다. 예컨대, 제어전압신호(V_CTR)의 전압레벨이 낮아지면 제1 내지 제8 지연 셀(311, 312, 313, 314, 315, 316, 317, 318)이 느리게 동작하여 반영되는 지연시간이 늘어나고, 제어전압신호(V_CTR)의 전압레벨이 높아지면 제1 내지 제8 지연 셀(311, 312, 313, 314, 315, 316, 317, 318)이 빠르게 동작하여 반영되는 지연시간이 줄어들게 된다.
한편, 본 발명에 따르면 제5 부 클럭(/CLK180)과 제1 정 클럭(CLK0)의 락킹결과에 응답하여 락킹검출신호(DET_LOC)를 생성하는 락킹검출신호 생성부(380)를 더 구비할 수 있으며, 도 5는 도 3의 락킹검출신호 생성부(380)를 설명하기 위한 회로도이다.
도 5를 참조하면, 락킹검출신호 생성부(380)는 펄스신호인 리셋신호(RST)에 응답하여 리셋(reset)되고 업 검출신호(DET_UP)를 검출하는 락킹결과 검출부(381)와, 락킹결과 검출부(381)의 출력신호를 래칭(latching)하고 락킹검출신호(DET_LOC)로서 출력하는 래칭부(383)를 구비할 수 있다.
우선, 제1 락킹 구간에서 제5 부 클럭(/CLK180)은 제1 정 클럭(CLK0)보다 앞서기 때문에, 업 검출신호(DET_UP)는 논리'하이(high)'가 된다. 그래서, 락킹결과 검출부(381)는 제1 락킹 구간에서 업 검출신호(DET_UP)와 리셋신호(RST)에 응답하여 논리'하이(high)'를 출력하고, 래칭부(383)는 논리'로우(low)'의 락킹검출신호(DET_LOC)를 출력한다. 이후, 제5 부 클럭(/CLK180)이 제1 정 클럭(CLK0)보다 뒤지게 되면 업 검출신호(DET_UP)가 논리'로우(low)'가 되어 락킹검출신호(DET_LOC)는 논리'하이'가 된다.
락킹검출신호(DET_LOC)는 제1 정 클럭(CLK0)과 제5 부 클럭(/CLK180)의 락킹 정보를 가지는 신호인 것이 바람직하며, 본 명세서에서는 이를 위해 업 검출신호(DET_UP)를 이용하였지만, 다운 검출신호(DET_DN)를 이용하는 것도 가능할 것이 다.
다시 도 4를 참조하면, 클럭 다중화부(350)는 이렇게 출력되는 락킹검출신호(DET_LOC)에 응답하여 제1 락킹 구간에서 제2 입력신호(/IN180)를 출력하고, 제1 정 클럭(CLK0)과 제5 부 클럭(/CLK180)의 락킹 이후 제3 입력신호(IN360)을 출력한다.
본 발명에 따른 멀티 위상 클럭 생성장치는 제1 락킹 동작과 제2 락킹 동작을 통해 제1 정 클럭(CLK0)을 정확히 360°지연시켜 제9 정 클럭(CLK360)을 출력할 수 있는 지연시간을 확보하게 된다. 이에 대한 설명은 도 6을 통해 더 자세히 하도록 한다.
한편 다시 도 3을 참조하면, 제1 클럭(CLK0, /CLK0)과 제1 내지 제7 지연 셀(311, 312, 313, 314, 315, 316, 317)에서 출력되는 제2 내지 제8 클럭(CLK45, /CLK45, CLK90, /CLK90, CLK135, /CLK135, CLK180, /CLK180, CLK225, /CLK225, CLK270, /CLK270, CLK315, /CLK315)은 다수의 버퍼링부(390)에 입력되어 정확하게 45° 위상 차이를 가지는 다수의 멀티위상클럭(MCLK0, MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315)을 생성하게 된다.
다시 말하면, 제1 버퍼링부(391)는 제1 클럭(CLK0, /CLK0)을 버퍼링하여 제1 정 클럭(CLK0)에 대응하는 MCLK0 멀티위상클럭을 생성하고, 제2 버퍼링부(392)는 제2 클럭(CLK45, /CLK45)을 버퍼링하여 제1 정 클럭(CLK0) 대비 45°위상 차이가 있는 MCLK45 멀티위상클럭을 생성하고, 제3 버퍼링부(393)는 제3 클럭(CLK90, /CLK90)을 버퍼링하여 제1 정 클럭(CLK0) 대비 90°위상 차이가 있는 MCLK90 멀티 위상클럭을 생성하고, 제4 버퍼링부(394)는 제4 클럭(CLK135, /CLK135)을 버퍼링하여 제1 정 클럭(CLK0) 대비 135°위상 차이가 있는 MCLK90 멀티위상클럭을 생성하고, 제5 버퍼링부(395)는 제5 클럭(CLK180, /CLK180)을 버퍼링하여 제1 정 클럭(CLK0) 대비 180°위상 차이가 있는 MCLK180 멀티위상클럭을 생성하고, 제6 버퍼링부(396)는 제6 클럭(CLK225, /CLK225)을 버퍼링하여 제1 정 클럭(CLK0) 대비 225°위상 차이가 있는 MCLK225 멀티위상클럭을 생성하고, 제7 버퍼링부(397)는 제7 클럭(CLK270, /CLK270)을 버퍼링하여 제1 정 클럭(CLK0) 대비 270°위상 차이가 있는 MCLK270 멀티위상클럭을 생성하며, 제8 버퍼링부(398)는 제8 클럭(CLK315, /CLK315)을 버퍼링하여 제1 정 클럭(CLK0) 대비 315°위상 차이가 있는 MCLK315 멀티위상클럭을 생성한다.
본 발명에 따르면, 다수의 지연 셀(310)이 정확하게 제1 클럭(CLK0, /CLK0)의 한 주기에 해당하는 지연시간을 확보하기 때문에, 다수의 멀티위상클럭(MCLK0 MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315)은 제1 클럭(CLK0, /CLK0)의 한 주기를 정확하게 8등분하여 각각 45°간격을 이루게 된다. 결국, 제1 클럭(CLK0, /CLK0)의 듀티 비가 틀어지더라도 원하는 간격을 보장해 준다.
도 6은 도 3의 멀티 위상 클럭 생성장치의 동작 타이밍을 설명하기 위한 타이밍도이다. 설명의 편의를 위해 제1 정 클럭(CLK0)과 제1 입력신호(IN0)는 동일하게 취급하기로 하고, 제5 부 클럭(/CLK180)과 제2 입력신호(/IN180)는 동일하게 취급하기로 하며, 제9 정 클럭(CLK360)과 제3 입력신호(IN360)는 동일하게 취급하기로 한다. 또한, 제1 정 클럭(CLK0)의 한 주기를 "Tcyc"라고 하고, 제1 정 클 럭(CLK0)의 듀티 비가 도 2와 같이 Δt만큼 틀어져서 논리'로우(low)'구간이 Tcyc/2±Δt의 구간을 가지게 된다고 가정하기로 한다.
도 3과 도 6을 참조하면, 락킹 동작 이전에 제5 클럭(CLK180, /CLK180)은 다수의 지연 셀(310)의 기본 지연시간이 반영된다. 제1 락킹 구간에서는 제1 정 클럭(CLK0)의 라이징 에지에 대응하여 제5 부 클럭(/CLK180)의 라이징 에지를 검출함으로써 제1 락킹 동작을 수행한다. 그 결과, 제1 락킹 후 제5 부 클럭(/CLK180)은 락킹 지점(LOC)까지 밀리게 된다. 이때, 제1 내지 제4 지연 셀(311, 312, 313, 314)은 Tcyc/2±Δt만큼의 지연시간을 제공하고, 제5 내지 제8 지연 셀(315, 316, 317, 318)도 동일한 제어전압신호(V_CTR)에 제어되기 때문에 역시 Tcyc/2±Δt만큼의 지연시간을 제공한다. 때문에, 제1 락킹 후 제9 정 클럭(CLK360)은 제1 정 클럭(CLK0)을 Tcyc±2×Δt만큼 지연시킨 신호가 된다.
이후, 락킹검출신호 생성부(380)는 제1 락킹 정보에 따라 락킹검출신호(DET_LOC)를 생성하고, 클럭 다중화부(350)는 락킹검출신호(DET_LOC)에 응답하여 제9 정 클럭(CLK360)을 출력한다. 그래서, 제2 락킹 구간에서는 제1 정 클럭(CLK0)의 라이징 에지에 대응하여 제9 정 클럭(CLK380)의 라이징 에지를 검출함으로써 제2 락킹 동작을 수행한다. 그 결과, 제9 정 클럭(CLK360)이 락킹 지점(LOC)까지 밀리게 된다. 때문에, 다수의 지연 셀(310)은 제1 클럭(CLK0, /CLK0)의 듀티 비와 상관없이 제1 클럭(CLK0, /CLK0)의 한 주기에 해당하는 지연시간을 확보하게 된다.
그래서, 제1 내지 제8 지연셀(311, 312, 313, 314, 315, 316, 317, 318)에서 각각 확보되는 지연시간은 제1 클럭(CLK0, /CLK0)의 한 주기의 ⅛이 되고, 다수의 멀티위상클럭(MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315, MCLK0)은 각각 45°에 해당하는 지연시간을 확보하게 된다. 결국, 원하는 위상 차이를 가지는 다수의 멀티위상클럭(MCLK0, MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315)을 생성할 수 있다.
전술한 바와 같이, 본 발명에 따른 멀티 위상 클럭 생성장치는 제1 클럭(CLK0, /CLK0)의 듀티 비가 틀어지더라도 제1 및 제2 락킹 구간을 통해 제1 클럭(CLK0, /CLK0)의 한 주기에 해당하는 지연시간을 확보할 수 있어서, 이를 이용하여 원하는 위상 차이를 가지는 다수의 멀티위상클럭(MCLK0, MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315)을 생성할 수 있다.
도 7은 본 발명에 따른 멀티 위상 클럭 생성장치의 제2 실시예를 설명하기 위한 블록도이다.
도 3의 제1 실시예와 도 7의 제2 실시예를 비교하면, 제2 실시예에는 도 3의 제어전압신호 생성부(370) 대신에 지연제어신호 생성부(710)가 구비되며, 도 3의 다수의 지연 셀(310) 대신에 다수의 지연라인(730)이 구비될 수 있다.
지연제어신호 생성부(710)는 위상 검출부의 출력신호(DET_UP, DET_DN)에 응답하여 N(여기서 N은 자연수)개의 멀티 비트(multi bit)를 가지는 지연제어신호(D_CTR)를 생성할 수 있다.
다수의 지연라인(730) 각각은 다수의 단위 지연 셀로 구성될 수 있으며, 검출신호(DET_UP, DET_DN)에 따라 쉬프팅(shifting)하는 N개의 지연제어신호(D_CTR)에 응답하여 지연시간을 제공한다.
락킹 동작은 제2 실시예도 제1 실시예와 유사하게 동작하는데, 예컨대 지연제어신호(D_CTR)가 4비트이고 다수의 지연라인 각각이 4개의 단위 지연 셀을 구성하였다고 가정하고 설명하기로 한다.
예컨대, 다수의 지연라인 각각은 '0001'의 지연제어신호(D_CTR)에 응답하여 한 개의 단위 지연 셀에서 반영되는 지연시간만을 제공할 것이고, '0011'의 지연제어신호(D_CTR)에 응답하여 두 개의 단위 지연 셀에서 반영되는 지연시간을 제공할 것이고, '0111'의 지연제어신호(D_CTR)에 응답하여 세 개의 단위 지연 셀에서 반영되는 지연시간을 제공할 것이며, '1111'의 지연제어신호(D_CTR)에 응답하여 네 개의 단위 지연 셀에서 반영되는 지연시간을 제공할 것이다.
본 발명에 따른 제2 실시예 역시 제1 클럭(CLK0, /CLK0)의 듀티 비가 틀어지더라도 제1 및 제2 락킹 구간을 통해 제1 클럭(CLK0, /CLK0)의 한 주기에 해당하는 지연시간을 확보할 수 있다. 때문에 이를 이용하여 원하는 위상 차이를 가지는 다수의 멀티위상클럭(MCLK0, MCLK45, MCLK90, MCLK135, MCLK180, MCLK225, MCLK270, MCLK315)을 생성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 실시예에서는 멀티 위상 클럭을 생성하는 경우를 일례로 들어 설명하였으나, 본 발명은 소오스 클럭의 듀티 비와 상관없이 소오스 클럭의 한 주기에 해 당하는 지연시간을 확보하기 위한 경우에서도 적용할 수 있다.
도 1은 일반적인 멀티 위상 클럭 생성장치를 설명하기 위한 블록도.
도 2는 도 1의 멀티 위상 클럭 생성장치의 동작 타이밍을 설명하기 위한 타이밍도.
도 3은 본 발명에 따른 멀티 위상 클럭 생성장치의 제1 실시예를 설명하기 위한 블록도.
도 4는 도 3의 클럭 다중화부를 설명하기 위한 회로도.
도 5는 도 3의 락킹검출신호 생성부를 설명하기 위한 회로도.
도 6은 도 3의 멀티 위상 클럭 생성장치의 동작 타이밍을 설명하기 위한 타이밍도.
도 7은 본 발명에 따른 멀티 위상 클럭 생성장치의 제2 실시예를 설명하기 위한 블록도.
* 도면의 주요 부분에 대한 부호의 설명
311, 312, 313, 314, 315, 316, 317, 318 : 제1 내지 제8 지연 셀
320 : 제9 버퍼링부 330 : 제10 버퍼링부
340 : 제11 버퍼링부 350 : 클럭 다중화부
360 : 위상 검출부 370 : 제어전압신호 생성부
380 : 락킹검출신호 생성부
391, 392, 393, 394, 395, 396, 397, 398 : 제1 내지 제8 버퍼링부

Claims (24)

  1. 제어신호에 대응하는 지연시간을 소오스클럭에 반영하여, 상기 소오스클럭의 한 주기 내에서 서로 일정한 위상 차이를 가지는 다수의 위상클럭을 생성하기 위한 다수의 지연 셀;
    상기 다수의 위상클럭 중 제1 락킹구간에 필요한 제1 위상클럭과 제2 락킹구간에 필요한 제2 위상클럭을 락킹검출신호에 응답하여 순차적으로 선택클럭으로서 출력하기 위한 클럭 다중화수단;
    상기 소오스클럭에 대응하여 상기 선택클럭의 위상을 검출하기 위한 위상 검출수단; 및
    상기 위상 검출수단의 출력신호인 검출신호에 대응하는 상기 제어신호를 생성하기 위한 제어전압신호 생성수단
    을 구비하는 멀티 위상 클럭 생성장치.
  2. 제1항에 있어서,
    상기 위상 검출수단의 검출결과에 응답하여 상기 락킹검출신호를 생성하는 락킹검출신호 생성수단을 더 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  3. 제1항 또는 제2항에 있어서,
    상기 클럭 다중화수단은,
    상기 락킹검출신호에 응답하여 상기 제1 위상클럭을 상기 선택클럭으로서 전달하기 위한 제1 전달부와,
    상기 락킹검출신호에 응답하여 상기 제2 위상클럭을 상기 선택클럭으로서 전달하기 위한 제2 전달부를 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  4. 제1항 또는 제2항에 있어서,
    상기 다수의 위상클럭을 버퍼링하여 멀티 위상 클럭을 생성하기 위한 다수의 버퍼링수단을 더 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 위상클럭은 상기 제2 락킹구간에서 락킹시 상기 소오스클럭 대비 360°위상 차이를 가지는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 위상클럭은 제1 정 위상클럭과 제1 부 위상클럭을 포함하고, 상기 제2 위상클럭은 제2 정 위상클럭과 제2 부 위상클럭을 포함하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  7. 제6항에 있어서,
    상기 제1 정/부 위상클럭을 버퍼링하여 상기 제1 부 위상클럭에 대응하는 출력신호를 생성하는 버퍼링부를 더 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  8. 제6항에 있어서,
    상기 제2 정/부 위상클럭을 버퍼링하여 상기 제2 정 위상클럭에 대응하는 출력신호를 생성하는 버퍼링부를 더 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  9. 제6항에 있어서,
    상기 클럭 다중화수단은 상기 제1 락킹구간에서 상기 제1 부 위상클럭에 대응하는 출력신호를 상기 선택클럭으로서 출력하고, 상기 제2 락킹구간에서 상기 제2 정 위상클럭에 대응하는 출력신호를 상기 선택클럭으로서 출력하는 것을 특징으 로 하는 멀티 위상 클럭 생성장치.
  10. 제2항에 있어서,
    상기 락킹검출신호 생성수단은,
    상기 소오스클럭과 상기 제1 위상클럭의 락킹 정보를 검출하기 위한 락킹검출부와,
    상기 락킹검출부의 출력신호를 래칭하고 상기 락킹검출신호로서 출력하기 위한 래칭부를 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  11. 제1항 또는 제2항에 있어서,
    상기 제어신호는 상기 검출신호에 대응하는 전압레벨을 가지는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  12. 제1항 또는 제2항에 있어서,
    상기 다수의 지연 셀의 개수는 상기 다수의 위상클럭의 개수에 대응하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  13. 제12항에 있어서,
    상기 제어신호는 상기 검출신호에 대응하는 멀티 비트의 지연제어신호를 포함하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  14. 제13항에 있어서,
    상기 다수의 지연셀 각각은 상기 멀티 비트에 대응하는 다수의 단위 지연 셀을 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성장치.
  15. 제어신호에 대응하는 지연시간을 소오스클럭에 반영하여, 상기 소오스클럭의 한 주기 내에서 서로 일정한 위상 차이를 가지는 다수의 위상클럭을 생성하는 단계;
    락킹검출신호에 응답하여 상기 다수의 위상클럭 중 제1 락킹구간에 필요한 제1 위상클럭의 위상을 상기 소오스클럭에 대응하여 검출하는 단계;
    상기 락킹검출신호에 응답하여 상기 다수의 위상클럭 중 제2 락킹구간에 필요한 제2 위상클럭의 위상을 상기 소오스클럭에 대응하여 검출하는 단계; 및
    상기 소오스클럭에 대응하여 검출하는 단계에서 검출된 검출신호에 대응하는 상기 제어신호를 생성하는 단계
    를 포함하는 멀티 위상 클럭 생성 방법.
  16. 제15항에 있어서,
    상기 제1 위상클럭의 위상을 상기 소오스클럭에 대응하여 검출한 검출결과에 응답하여 상기 락킹검출신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  17. 제15항 또는 제16항에 있어서,
    상기 다수의 위상클럭을 버퍼링하여 다수의 멀티 위상 클럭을 생성하는 단계를 더 구비하는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  18. 제15항 또는 제16항에 있어서,
    상기 제2 위상클럭은 상기 제2 락킹구간에서 락킹시 상기 소오스클럭 대비 360°위상 차이를 가지는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 제1 위상클럭은 제1 정 위상클럭과 제1 부 위상클럭을 포함하고, 상기 제2 위상클럭은 제2 정 위상클럭과 제2 부 위상클럭을 포함하는 것을 특징으로 하 는 멀티 위상 클럭 생성 방법.
  20. 제19항에 있어서,
    상기 제1 정/부 위상클럭을 버퍼링하여 상기 제1 부 위상클럭에 대응하는 출력신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  21. 제19항에 있어서,
    상기 제2 정/부 위상클럭을 버퍼링하여 상기 제2 정 위상클럭에 대응하는 출력신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  22. 제16항에 있어서,
    상기 락킹검출신호를 생성하는 단계는,
    상기 소오스클럭과 상과 제1 위상클럭의 락킹 정보를 검출하는 단계와,
    상기 락킹 정보를 검출한 결과를 래칭하고 상기 락킹검출신호로서 출력하는 단계를 포함하는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  23. 제15항 또는 제16항에 있어서,
    상기 제어신호는 상기 검출신호에 대응하는 전압레벨을 가지는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
  24. 제15항 또는 제16항에 있어서,
    상기 제어신호는 상기 검출신호에 대응하는 멀티 비트를 가지는 것을 특징으로 하는 멀티 위상 클럭 생성 방법.
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