KR20210004370A - 지연 고정 루프 - Google Patents

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KR20210004370A
KR20210004370A KR1020190080691A KR20190080691A KR20210004370A KR 20210004370 A KR20210004370 A KR 20210004370A KR 1020190080691 A KR1020190080691 A KR 1020190080691A KR 20190080691 A KR20190080691 A KR 20190080691A KR 20210004370 A KR20210004370 A KR 20210004370A
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김철우
박현수
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에스케이하이닉스 주식회사
고려대학교 산학협력단
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Abstract

본 발명은 지연 고정 루프를 개시한다. 상기 지연 고정 루프는, 입력 클럭을 지연하여 내부 클럭들을 생성하는 단위 지연 라인들을 포함하고, 상기 단위 지연 라인들은 코드 신호들에 따라 지연량이 조절되는 메인 지연 회로; 상기 입력 클럭과 상기 내부 클럭들 각각을 지연하여 목표한 초기 지연에 의한 위상 차이를 가지는 위상 클럭들을 생성하는 서브 지연 라인들; 상기 위상 클럭들의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호를 제공하는 위상 검출기; 및 상기 단위 지연 라인들 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 저장하고, 상기 위상 검출 신호에 따라 상기 단위 지연 라인들의 상기 코드 신호들을 하나씩 업데이트하는 디지털 회로;를 포함한다.

Description

지연 고정 루프{A DELAY LOCKED LOOP}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치를 고속에서 동작시키고 성능을 향상시킬 수 있는 지연 고정 루프에 관한 것이다.
일반적으로 반도체 장치는 외부 클럭을 내부에서 사용할 때 내부 회로들에 의해 발생하는 시간 지연을 보상하기 위하여 지연 고정 루프를 사용한다.
지연 고정 루프는 입력 클럭을 지연하여 멀티 위상 클럭들을 생성하고, 입력 클럭과 피드백 클럭의 위상 차이를 비교하며, 그 비교 결과에 따라 지연 값을 조절하여 락킹 동작을 수행한다.
그런데, 종래 기술에 따른 지연 고정 루프는 다음과 같은 문제점을 가지고 있다.
먼저, 초기 지연(initial delay)의 문제가 있다. 초기 지연은 반도체 장치의 동작 주파수를 제한할 수 있다. 일례로, 4개의 위상 클럭들을 생성하는 지연 고정 루프는 초기 지연에 의한 위상 클럭들 간의 위상 차이가 90도에 해당하는 초기 지연 값을 가져야 한다.
그러나 종래 기술에 따른 지연 고정 루프는 초기 지연의 문제로 위상 클럭들 간의 위상 차이가 90도 보다 큰 경우 입력 클럭의 한 주기 내에서 위상을 정렬하지 못하는 문제점을 가진다.
이러한 초기 지연의 문제는 고속으로 동작하는 반도체 장치의 전체 동작 속도를 제한하는 원인이 될 수 있다.
다음으로, 시간 해상도(time resolution)의 문제가 있다. 시간 해상도의 문제는 반도체 장치의 성능을 저하시킬 수 있다. 일례로, 4개의 위상 클럭들을 생성하는 지연 고정 루프는 위상 정렬 시 4개의 단위 지연 라인들 각각이 모두 동일한 지연 코드로 변화를 겪게 된다.
이로 인해 종래 기술에 따른 지연 고정 루프는 단위 지연 라인의 시간 해상도가 TRES인 경우 전체 시간 해상도가 4*TRES로 증가하게 된다.
이렇게 증가된 시간 해상도는 뱅뱅 클럭 지터(Bangbang clock jitter)를 야기하는 원인이 될 수 있고, 위상 클럭들의 출력이 PVT 변동에 더 큰 영향을 받게 되어 반도체 장치의 성능을 저하시키는 원인이 될 수 있다.
특허문헌 1: 대한민국 등록번호 KR 10-0884589 (2009.02.12) 특허문헌 2: 대한민국 등록번호 KR 10-0411551 (2003.12.04)
본 발명이 해결하고자 하는 기술적 과제는 시간 해상도의 문제를 해결하여 반도체 장치를 고속에서 동작시키고 성능을 향상시킬 수 있는 지연 고정 루프를 제공하는데 있다.
일 실시예에 따른 지연 고정 루프는, 입력 클럭을 지연하여 내부 클럭들을 생성하는 단위 지연 라인들을 포함하고, 상기 단위 지연 라인들은 코드 신호들에 따라 지연량이 조절되는 메인 지연 회로; 상기 입력 클럭과 상기 내부 클럭들 각각을 지연하여 목표한 초기 지연에 의한 위상 차이를 가지는 위상 클럭들을 생성하는 서브 지연 라인들; 상기 위상 클럭들의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호를 제공하는 위상 검출기; 및 상기 단위 지연 라인들 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 저장하고, 상기 위상 검출 신호에 따라 상기 단위 지연 라인들의 상기 코드 신호들을 하나씩 업데이트하는 디지털 회로;를 포함한다.
일 실시예에 따른 지연 고정 루프는, 입력 클럭을 지연하여 제1 내지 제4 내부 클럭들을 생성하는 제1 내지 제4 단위 지연 라인들을 포함하고, 상기 제1 내지 제4 단위 지연 라인들은 코드 신호들에 의해 지연량이 하나씩 조절되는 메인 지연 회로; 상기 입력 클럭과 상기 제1 내지 제4 내부 클럭들 각각을 제1 내지 제4 지연 값들로 지연하여 목표한 초기 지연에 의한 위상 차이를 가지는 제1 내지 제4 위상 클럭들을 생성하는 서브 지연 회로; 상기 위상 클럭들의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호를 제공하는 위상 검출기; 및 상기 제1 내지 제4 단위 지연 라인들 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 저장하고, 상기 위상 검출 신호에 따라 상기 제1 내지 제4 단위 지연 라인들의 상기 코드 신호들을 하나씩 업데이트하는 디지털 회로;를 포함한다.
실시예들에 따르면, 지연 고정 루프는 단위 지연 라인들 각각이 한번에 하나씩 코드 변화를 가지므로 전체 시간 해상도를 단위 지연 라인의 시간 해상도 수준으로 유지할 수 있다.
또한, 지연 고정 루프는 시간 해상도의 문제를 해결하여 멀티 위상 클럭들의 품질을 향상시킴으로써 반도체 장치의 성능을 향상시키고 고속으로 동작시킬 수 있다.
도 1은 일 실시예에 따른 지연 고정 루프를 도시한다.
도 2는 도 1에 도시된 디지털 회로의 블록도이다.
도 3은 도 2에 도시된 카운터의 블록도이다.
도 4는 도 2에 도시된 카운터의 동작을 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참고하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 각 도면에 제시된 참조부호들 중 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 실시예들은 초기 지연과 시간 해상도의 문제를 해결하여 반도체 장치의 성능을 향상시키고 고속으로 동작시킬 수 있는 지연 고정 루프를 제공한다.
본 실시예들은 네 개의 위상 클럭들을 생성하는 것을 예시하고 있으나, 이는 예시적인 것에 불과하며, 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다 할 것이다.
도 1은 일 실시예에 따른 지연 고정 루프(100)를 도시한다.
도 1을 참고하면, 지연 고정 루프(100)는 메인 지연 회로(10), 제1 내지 제4서브 지연 라인들(22, 24, 26, 28), 위상 검출기(30) 및 디지털 회로(40)를 포함한다.
메인 지연 회로(10)는 입력 클럭(CKIN)을 수신하고, 입력 클럭(CKIN)을 지연하여 제1 내지 제4 내부 클럭들(CKQ1, CKIB1, CKQB1, CKIT)을 생성한다.
이러한 메인 지연 회로(10)는 직렬 연결된 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)을 포함한다.
제1 단위 지연 라인(12)은 입력 클럭(CKIN)을 지연하여 제1 내부 클럭(CKQ1)을 생성하고, 제2 단위 지연 라인(14)은 제1 내부 클럭(CKQ1)을 지연하여 제2 내부 클럭(CKIB1)을 생성하며, 제3 단위 지연 라인(16)은 제2 내부 클럭(CKIB1)을 지연하여 제3 내부 클럭(CKQB1)을 생성하고, 제4 단위 지연 라인(18)은 제3 내부 클럭(CKQB1)을 지연하여 제4 내부 클럭(CKIT)을 생성한다.
여기서, 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)의 지연량은 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)에 따라 조절될 수 있다.
일례로, 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)은 디지털 회로(40)로부터 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)을 수신한다. 여기서, 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)은 지연량을 조절하기 위한 코드 값이다. 코드 값은 디지털 회로(40)에 의해 순차적으로 업데이트될 수 있다.
따라서, 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)은 한번에 하나씩 업데이트되는 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)에 의해 한번에 하나씩 순차적으로 제어될 수 있다.
그리고, 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)은 동일한 초기 지연 값을 가질 수 있다. 여기서, 초기 지연은 단위 지연 라인이 가지는 가장 작은 지연 값으로 정의될 수 있다.
제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)은 ΔT만큼의 초기 지연 값을 가질 수 있다. 초기 지연에 의한 제1 내지 제4 내부 클럭들(CKQ1, CKIB1, CKQB1, CKIT) 간의 위상 차이는 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)의 초기 지연 값 ΔT에 대응할 수 있다.
서브 지연 회로는 제1 내지 제4 서브 지연 라인들(22, 24, 26, 28)을 포함하고, 제1 내지 제4 서브 지연 라인들(22, 24, 26, 28)은 입력 클럭(CKIN)과 제1 내지 제3 내부 클럭들(CKQ1, CKIB1, CKQB1)을 지연하여 제1 내지 제4 위상 클럭들(CKI, CKQ, CKIB, CKQB)을 생성한다.
여기서, 제1 서브 지연 라인(22)은 입력 클럭(CKIN)을 지연하여 제1 위상 클럭(CKI)을 생성하고, 제2 서브 지연 라인(24)은 제1 내부 클럭(CKQ1)을 지연하여 제2 위상 클럭(CKQ)을 생성하며, 제3 서브 지연 라인(26)은 제2 내부 클럭(CKIB1)을 지연하여 제3 위상 클럭(CKIB)을 생성하고, 제4 서브 지연 라인(28)은 제3 내부 클럭(CKQB1)을 지연하여 제4 위상 클럭(CKQB)을 생성한다. 제4 단위 지연 라인(18)으로부터 출력되는 제4 내부 클럭(CKIT)은 제5 위상 클럭(CKIT)으로서 이용된다.
서브 지연 라인들(22, 24, 26, 28)의 지연 값은 제1 내지 제4 위상 클럭들(CKI, CKQ, CKIB, CKQB) 간의 초기 위상 차이, 즉 지연 고정 루프(100)의 초기 지연에 의한 위상 차이를 조절하는데 이용될 수 있다.
일례로, 지연 고정 루프(100)는 제1 내지 제4 서브 지연 라인들(22, 24, 26, 28)의 지연 값을 조절하여 초기 지연에 의한 위상 차이가 입력 클럭(CKIN)의 한 주기를 제1 내지 제4 위상 클럭들(CKI, CKQ, CKIB, CKQB)의 개수로 나눈 값보다 작도록 설정할 수 있다.
보다 구체적으로, 메인 지연 회로(10)는 직렬 연결된 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)을 포함하고, 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)은 코스 지연 라인(CDL, coarse delay line)과 파인 지연 라인(FDL, fine delay line)을 포함한다.
일례로, 코스 지연 라인(CDL)과 파인 지연 라인(FDL)은 낸드(NAND) 게이트 기반으로 설계될 수 있다. 그리고, 제1 내지 제4 서브 지연 라인들(22, 24, 26, 28)의 지연 값은 입력 클럭(CKIN)을 기준으로 위상 차이가 커지는 위상 클럭들(CKI, CKQ, CKIB, CKQB)의 순서로 코스 지연 라인(CDL)의 지연 값의 N배에서부터 일정 값만큼 감소하도록 설정될 수 있다.
일례로, 코스 지연 라인(CDL)의 초기 지연 값이 TD인 경우 제1 서브 지연 라인(22)의 지연 값은 4N*TD로 설정될 수 있고, 제2 서브 지연 라인(24)의 지연 값은 3N*TD로 설정될 수 있으며, 제3 서브 지연 라인(26)의 지연 값은 2N*TD로 설정될 수 있고, 제4 서브 지연 라인(28)의 지연 값은 N*TD로 설정될 수 있다. 여기서, N은 정수이다.
제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)의 초기 지연 값이 ΔT이고, 코스 지연 라인(CDL)의 초기 지연 값이 TD이며, N이 1로 정의 될 때, 제1 내지 제5 위상 클럭들(CKI, CKQ, CKIB, CKQB, CKIT) 간의 초기 지연에 의한 위상 차이는 아래의 <수학식 1>과 같이 계산될 수 있다.
Figure pat00001
이와 같이 제1 위상 클럭(CKI)과 제2 위상 클럭(CKQ) 간의 초기 지연에 의한 위상 차이는 ΔT-TD이고, 제2 위상 클럭(CKQ)과 제3 위상 클럭(CKIB), 제3 위상 클럭(CKIB)과 제4 위상 클럭(CKQB), 제4 위상 클럭(CKQB)과 제5 위상 클럭(CKIT) 간의 초기 지연에 의한 위상 차이 역시 ΔT-TD로 정의 될 수 있다.
즉, 실시예에 따른 지연 고정 루프(100)는 초기 지연 값을 ΔT-N*TD로 조절할 수 있기 때문에 N 값을 키울 수록 초기 지연 값을 줄일 수 있으며, 0 또는 음수의 값으로 설정할 수 있다.
따라서, 실시예에 따른 지연 고정 루프(100)는 주파수 범위의 제한 없이 설계될 수 있고, 높은 주파수에서의 동작을 요구하는 반도체 장치를 설계하는데 적용될 수 있다.
그리고, 지연 고정 루프(100)는 위상 검출기(30) 및 디지털 회로(40)를 포함한다.
위상 검출기(30)와 디지털 회로(40)는 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)의 지연량을 조절하기 위한 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)을 생성하는데 이용될 수 있다.
위상 검출기(30)는 제1 위상 클럭(CKI)과 제5 위상 클럭(CKIT)의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호(UP/DN)를 디지털 회로(40)에 제공한다.
디지털 회로(40)는 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18) 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 저장하고, 위상 검출 신호(UP/DN)에 따라 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)을 하나씩 업데이트한다.
도 2를 참고하면, 디지털 회로(40)는 카운터(42) 및 코드 제어기(44)를 포함할 수 있다.
카운터(42)는 카운트 값(C<0:3>)을 저장하고, 위상 검출 신호(UP/DN)의 수신 시마다 카운트 값(C<0:3>)을 변경한다. 여기서 카운트 값(C<0:3>)은 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18) 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 나타낸다.
즉, 카운터(42)는 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18) 중 업데이트 해야 할 단위 지연 라인을 기억하는 용도로 사용될 수 있다.
일례로, 카운터(42)는 초기의 카운트 값(C<0:3>)을 00으로 설정할 수 있고, 위상 검출 신호(UP/DN)의 수신 시마다 카운트 값(C<0:3>)을 00에서 01, 10, 11 순으로 또는 00에서 11, 10, 01 순으로 변경할 수 있다. 이와 같이 카운터(42)는 위상 검출 신호(UP/DN)에 따라 카운트 값(C<0:3>)을 증가하거나 감소시키는 양방향 카운터로 구성할 수 있다.
코드 제어기(44)는 카운트 값(C<0:3>)에 해당하는 단위 지연 라인의 코드 신호를 업데이트한다.
일례로, 코드 제어기(44)는 카운트 값(C<0:3>)이 00인 경우 제1 단위 지연 라인(12)의 제1 코드 신호(CONT1)를 업데이트하고, 카운트 값(C<0:3>)이 01인 경우 제2 단위 지연 라인(14)의 제2 코드 신호(CONT2)를 업데이트하며, 카운트 값(C<0:3>)이 10인 경우 제3 단위 지연 라인(16)의 제3 코드 신호(CONT3)를 업데이트하고, 카운트 값(C<0:3>)이 11인 경우 제4 단위 지연 라인(18)의 제4 코드 신호(CONT4)를 업데이트한다.
이와 같이 코드 제어기(44)는 위상 검출 신호(UP/DN)의 수신 시마다 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18) 중 카운트 값(C<0:3>)에 해당하는 단위 지연 라인의 코드 신호를 하나씩 업데이트한다.
따라서, 실시예에 따른 지연 고정 루프(100)는 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)의 지연량을 조절하기 위한 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4)을 한 번에 하나씩 업데이트하여 전체 시간 해상도가 단위 지연 라인의 시간 해상도와 같은 값을 가진다.
이러한 지연 고정 루프(100)는 4개의 위상 클럭들을 생성하는 경우 전체 시간 해상도가 단위 지연 라인의 시간 해상도와 같으므로 종래 기술 대비 시간 해상도를 1/4로 줄일 수 있다.
한편, 지연 고정 루프(100)는 외부 클럭을 버퍼링하여 입력 클럭(CKIN)을 메인 지연 회로(10)에 제공하는 클럭 버퍼(도시되지 않음)를 포함할 수 있다.
그리고, 디지털 회로(40)는 제1 내지 제4 코드 신호(CONT1, CONT2, CONT3, CONT4)를 저장하고, 제1 내지 제4 코드 신호(CONT1, CONT2, CONT3, CONT4)를 메인 지연 회로(10)의 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)에 제공하는 시프트 레지스터(도시되지 않음)을 더 포함할 수 있다.
본 문서에서, 지연 고정 루프(100)의 일반적인 동작, 예를 들면 지연 고정 루프(100)가 제1 위상 클럭(CKI)과 제5 위상 클럭(CKIT)의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호(UP/DN)에 따라 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)의 지연 값을 조절하여 락킹을 수행하는 동작에 대한 상세한 설명은 생략하기로 한다.
제1 내지 제4 단위 지연 라인들(12, 14, 16, 18)은 코스 지연 라인(CDL)과 파인 지연 라인(FDL)을 포함하고, 코스 지연 라인(CDL)과 파인 지연 라인(FDL) 각각은 지연 값이 조절될 수 있다.
도 3은 도 2에 도시된 카운터(42)의 블록도이다.
도 3을 참고하면, 카운터(42)는 4개의 위상 클럭들을 생성하는 지연 고정 루프의 경우 2비트의 카운터를 이용할 수 있으며, 카운터(42)는 제1 내지 제4 단위 셀(42a, 42b, 42c, 42d)을 포함할 수 있다.
카운터(42)는 위상 검출 신호(UP/DN)의 입력을 기준으로 시계 또는 반시계 방향으로 카운트 값을 변화 시킨다.
카운터(42)는 위상 검출 신호로 업 신호(UP)가 입력되면 시계 방향으로 제1 내지 제4 단위 셀(42a, 42b, 42c, 42d)의 값을 변경하고, 위상 검출 신호로 다운 신호(DN)가 입력되면 반시계 방향으로 제1 내지 제4 단위 셀(42a, 42b, 42c, 42d)의 값을 변경한다.
일례로, 초기의 카운트 값(C<0:3>)은 00으로 설정될 수 있고, 업 신호(UP)의 수신 시 카운트 값(C<0:3>)은 00에서 01, 10, 11 순으로 변경될 수 있고, 다운 신호(DN)의 수신 시 카운트 값(C<0:3>)은 00에서 11, 10, 01 순으로 변경될 수 있다.
이러한 카운트 값(C<0:3>)의 변경에 따라 제1 내지 제4 코드 신호들(CONT1, CONT2, CONT3, CONT4) 각각은 하나씩 순차적으로 업데이트된다.
도 4는 도 2에 도시된 카운터(42)의 동작을 설명하기 위한 도면이다.
도 4를 참고하면, 카운터(42)는 카운트 값(C<0:3>)이 00인 상태에서 업 신호(UP)가 입력될 때마다 카운트 값(C<0:3>)을 01, 10, 11로 변경하고, 카운트 값(C<0:3>)이 00인 상태에서 다운 신호(DN)가 입력될 때마다 카운트 값을 11, 10, 01로 변경한다.
이와 같이 카운터(42)는 위상 검출 신호(UP/DN)에 따라 시계 또는 반시계 방향으로 카운트 값(C<0:3>)을 변경한다.
이렇게 카운터(42)는 위상 검출 신호(UP/DN)에 따라 카운트 값(C<0:3>)을 변경하여 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18) 중 업데이트 해야 할 단위 지연 라인을 기억하는 용도로 사용된다. 일례로, 카운트 값(C<0:3>)이 00인 경우 경우 제1 단위 지연 라인(12)의 제1 코드 신호(CONT1)를 업데이트하고, 카운트 값(C<0:3>)이 01인 경우 제2 단위 지연 라인(14)의 제2 코드 신호(CONT2)를 업데이트하며, 카운트 값(C<0:3>)이 10인 경우 제3 단위 지연 라인(16)의 제3 코드 신호(CONT3)를 업데이트하고, 카운트 값(C<0:3>)이 11인 경우 제4 단위 지연 라인(18)의 제4 코드 신호(CONT4)를 업데이트한다.
한편, 카운터(42)는 위상 검출 신호(UP/DN)에 따라 제1 내지 제4 단위 지연 라인들의 직렬 연결된 순서 또는 그 반대의 순서로 코드 신호들을 순차적으로 업데이트하도록 카운트 값을 변경할 수 있다.
이와 같이 실시예들에 따른 지연 고정 루프(100)는 초기 지연과 시간 해상도의 문제를 해결할 수 있다.
초기 지연 관련, 지연 고정 루프(100)는 제1 내지 제4 서브 지연 라인들(22, 24, 26, 28)의 지연 값을 이용하여 제1 내지 제4 위상 클럭들(CKI, CKQ, CKIB, CKQB) 간의 초기 위상 차이, 즉 지연 고정 루프(100)의 초기 지연에 의한 위상 차이를 조절할 수 있다.
이러한 지연 고정 루프(100)는 초기 지연의 문제를 해결하여 원하는 주파수에서의 동작을 보장하는 위상 클럭들(CKI, CKQ, CKIB, CKQB)을 생성할 수 있으므로 주파수 제한 없이 고속의 반도체 장치를 설계할 수 있다.
시간 해상도 관련, 지연 고정 루프(100)는 제1 내지 제4 단위 지연 라인들(12, 14, 16, 18) 각각이 한번에 하나씩 코드 변화를 가지므로 전체 시간 해상도를 단위 지연 라인의 시간 해상도 수준으로 유지할 수 있다.
이러한 지연 고정 루프(100)는 시간 해상도의 문제를 해결하여 멀티 위상 클럭들의 품질을 향상시킴으로써 반도체 장치의 성능을 향상시키고 고속으로 동작시킬 수 있다.
본 발명은 도면들에 도시된 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이들로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 메인 지연 회로
12, 14, 16, 18: 단위 지연 라인
22, 24, 26, 28: 서브 지연 라인
30: 위상 검출기
40: 디지털 회로
100: 지연 고정 루프

Claims (16)

  1. 입력 클럭을 지연하여 내부 클럭들을 생성하는 단위 지연 라인들을 포함하고, 상기 단위 지연 라인들은 코드 신호들에 따라 지연량이 조절되는 메인 지연 회로;
    상기 입력 클럭과 상기 내부 클럭들 각각을 지연하여 목표한 초기 지연에 의한 위상 차이를 가지는 위상 클럭들을 생성하는 서브 지연 라인들;
    상기 위상 클럭들의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호를 제공하는 위상 검출기; 및
    상기 단위 지연 라인들 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 저장하고, 상기 위상 검출 신호에 따라 상기 단위 지연 라인들의 상기 코드 신호들을 하나씩 업데이트하는 디지털 회로;
    를 포함하는 지연 고정 루프.
  2. 제 1 항에 있어서, 상기 디지털 회로는,
    상기 위상 검출 신호의 수신 시 상기 정보를 변경하고, 상기 정보에 해당하는 단위 지연 라인의 코드 신호를 업데이트하는 지연 고정 루프.
  3. 제 1 항에 있어서, 상기 디지털 회로는,
    상기 정보에 해당하는 카운트 값을 저장하고, 상기 위상 검출 신호의 수신 시 상기 카운트 값을 변경하는 카운터; 및
    상기 카운트 값을 수신하고, 상기 카운트 값에 해당하는 상기 단위 지연 라인의 상기 코드 신호를 업데이트하는 코드 제어기;
    를 포함하는 지연 고정 루프.
  4. 제 3 항에 있어서,
    상기 카운터는 상기 카운트 값을 미리 설정된 초기 값으로 설정하고, 상기 위상 검출 신호의 수신 시 상기 카운트 값을 변경하는 지연 고정 루프.
  5. 제 4 항에 있어서
    상기 카운터는 상기 위상 검출 신호에 따라 상기 카운터 값을 증가하거나 감소시키는 지연 고정 루프.
  6. 제 3 항에 있어서,
    상기 코드 제어기는 상기 위상 검출 신호의 수신 시마다 상기 카운트 값에 해당하는 상기 단위 지연 라인들 중 하나의 상기 코드 신호를 업데이트하는 지연 고정 루프.
  7. 제 1 항에 있어서
    상기 단위 지연 라인들은 상기 코드 신호들에 의해 지연량이 하나씩 조절되는 지연 고정 루프.
  8. 제 1 항에 있어서,
    상기 서브 지연 라인들의 지연 값은 상기 초기 지연에 의한 상기 위상 차이를 조절하는데 이용되는 지연 고정 루프.
  9. 제 8 항에 있어서
    상기 서브 지연 라인들은 상기 위상 클럭들의 순서로 상기 단위 지연 라인의 초기 지연 값의 N배에서 일정 값만큼 감소하는 지연 값을 가지는 지연 고정 루프.
  10. 입력 클럭을 지연하여 제1 내지 제4 내부 클럭들을 생성하는 제1 내지 제4 단위 지연 라인들을 포함하고, 상기 제1 내지 제4 단위 지연 라인들은 코드 신호들에 의해 지연량이 하나씩 조절되는 메인 지연 회로;
    상기 입력 클럭과 상기 제1 내지 제4 내부 클럭들 각각을 제1 내지 제4 지연 값들로 지연하여 목표한 초기 지연에 의한 위상 차이를 가지는 제1 내지 제4 위상 클럭들을 생성하는 서브 지연 회로;
    상기 위상 클럭들의 위상을 비교하고, 상기 비교 결과에 따른 위상 검출 신호를 제공하는 위상 검출기; 및
    상기 제1 내지 제4 단위 지연 라인들 중 어느 단위 지연 라인의 코드 신호를 업데이트할지에 대한 정보를 저장하고, 상기 위상 검출 신호에 따라 상기 제1 내지 제4 단위 지연 라인들의 상기 코드 신호들을 하나씩 업데이트하는 디지털 회로;
    를 포함하는 지연 고정 루프.
  11. 제 10 항에 있어서, 상기 디지털 회로는,
    상기 정보에 해당하는 카운트 값을 저장하고, 상기 위상 검출 신호의 수신 시 상기 카운트 값을 변경하는 카운터; 및
    상기 카운트 값을 수신하고, 상기 카운트 값에 해당하는 상기 제1 내지 제4 단위 지연 라인들 중 하나의 상기 코드 신호를 업데이트하는 코드 제어기;
    를 포함하는 지연 고정 루프.
  12. 제 11 항에 있어서,
    상기 카운터는 상기 카운트 값을 미리 설정된 초기 값으로 설정하고, 상기 위상 검출 신호의 수신 시 상기 카운트 값을 변경하며, 상기 위상 검출 신호에 따라 상기 카운터 값을 증가하거나 감소시키는 지연 고정 루프.
  13. 제 11 항에 있어서,
    상기 코드 제어기는 상기 위상 검출 신호의 수신 시마다 상기 카운트 값에 해당하는 상기 제1 내지 제4 단위 지연 라인들 중 하나의 상기 코드 신호를 업데이트하는 지연 고정 루프.
  14. 제 10 항에 있어서,
    상기 서브 지연 회로의 상기 제1 내지 제4 지연 값들은 상기 초기 지연에 의한 상기 위상 차이를 조절하는데 이용되는 지연 고정 루프.
  15. 제 10 항에 있어서, 상기 서브 지연 회로는,
    상기 입력 클럭을 상기 제1 지연 값으로 지연하여 상기 제1 위상 클럭을 생성하는 제1 서브 지연 라인;
    상기 제1 클럭을 상기 제2 지연 값으로 지연하여 상기 제2 위상 클럭을 생성하는 제2 서브 지연 라인;
    상기 제2 클럭을 상기 제3 지연 값으로 지연하여 상기 제3 위상 클럭을 생성하는 제3 서브 지연 라인; 및
    상기 제3 클럭을 상기 제4 지연 값으로 지연하여 상기 제4 위상 클럭을 생성하는 제4 서브 지연 라인;을 포함하는 지연 고정 루프.
  16. 제 15 항에 있어서,
    상기 제1 내지 제4 지연 값들은 상기 제1 내지 제4 위상 클럭들의 순서로 상기 단위 지연 라인의 초기 지연 값의 N배에서 일정 값만큼 감소하는 지연 값을 가지는 지연 고정 루프.
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