KR100411551B1 - 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법 - Google Patents

멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법 Download PDF

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Abstract

종래의 챠지 펌프 위상 동기 루프만큼 넓은 동작 범위를 갖는, 주파수 검출 로직과 위상 검출기를 포함한 지연-동기 루프(DLL)가 개시되어 있다. 주파수 검출 로직은 기준 클럭의 1주기 동안 기준 클럭으로부터 발생된 멀티-위상 클럭의 상승 엣지의 개수를 카운트한다. 상승 엣지의 개수를 비교하여 주파수 동기가 얻어질 때까지 루프 필터를 사용하여 각 멀티-위상 클럭의 주파수를 조정한다. 주파수 동기 후에, 위상 검출 로직을 사용하여 나머지 위상 오차를 정밀하게 튜닝 아웃(tune out)시킨다.

Description

멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법{WIDE FREQUENCY-RANGE DELAY-LOCKED LOOP CIRCUIT}
본 발명은 지연-동기 루프(delayed-locked loops)에 관한 것이다.
시스템에서 필요로 하는 대역폭이 증가함에 따라 위상-동기 루프(phase-locked loop; PLL) 또는 지연-동기 루프(DLL)를 이용하는 스큐(skew) 저감 기술이 점점 중요해지고 있다. 특히, DLL은 PLL보다 양호한 안정성 및 양호한 지터(jitter) 특성으로 인해 제로 지연 버퍼로서 널리 보급되어지고 있다. 그러나, 종래의 DLL은 그 본래의 주파수 범위 제한성과 거짓 동기(false locking)의 문제점으로 인해 PLL이 제공하는 만큼의 넓은 주파수 범위를 제공하지 못한다. PLL 및 DLL들은 전형적으로 동기식 시스템들에 사용되는 데, 이들 동기식 시스템 내의 집적 회로들은 공통 기준 클럭에 동기화되어 있다.
위상-동기 루프에서는 전압 제어 발진기(VCO)가 국부 클럭을 발생시키고, 위상-주파수 검출기에서 국부 클럭 및 기준 클럭의 위상들을 비교하여, 그 결과 생성된 오차 신호를 사용하여 루프 필터(loop filter)를 통해 전압 제어 발진기를 구동시킨다. 루프 필터를 통한 궤환에 의해 국부 클럭이 기준 클럭으로 위상 동기된다. 그러나, 궤환 루프의 안정성은 루프 필터에 부분적으로 좌우되며, 또한 루프 필터의 전자적인 특성은 종종 제조 파라미터에 상당히 좌우된다. 결과적으로는, 동일한 설계의 루프 필터라도 제조 프로세스에 따라 궤환 루프가 안정될 수 있거나 불안정하게 될 수 있다. 따라서, 모든 제조 프로세스에서 사용하기 위한 단일의 루프 필터 설계를 구현하는 것은 곤란하며, 또한 루프 필터의 설계를 전형적으로 프로세스마다 최적화시킬 필요가 있다.
지연-동기 루프에서는 입력되는 기준 클럭을 정수의 주기만큼 지연시킴으로써 동기화된 국부 클럭을 발생시킨다. 이러한 방식(approach)에 따르면, 위상-동기 루프 방식에서 고유하게 나타나는 안정성의 문제를 피할 수 있다. 그러나, 지연-동기 루프에서는 주파수 범위가 협소하다는 단점이 있다. 지연-동기 루프에서는 소망하는 동기를 달성하기 위해 추가의 지연량을 조정하지만, 이러한 조정은 본질적으로는 위상 조정이다. 종래 지연-동기 루프에서는 실질적으로 주파수 조정이 결여되어 있어, 종래 지연-동기 루프의 전체 주파수 범위가 제한되어진다. 게다가, 지연-동기 루프는 주파수에 대해 거짓으로 동기할 수도 있다.
따라서, 넓은 주파수 범위에 걸쳐 동작할 수 있으며 거짓 동기에 대한 보호를 제공할 수 있는 지연-동기 루프를 달성하는 것이 바람직하다.
본 발명은 넓은 주파수 범위에 걸쳐 동작할 수 있으며 거짓 동기에 대한 보호를 제공할 수 있는 지연-동기 루프(DLL)를 제공한다.
본 발명에 따른 DLL에서는 지연(delay)이 입력 기준 신호에 동기되어지는 한 셋트의 멀티-위상 클럭을 발생시킨다. 본 발명의 일 실시예에서는, DLL은 입력 기준 클럭을 증분적으로 지연시켜 한 셋트의 멀티-위상 클럭을 발생시키도록 구성되어 있는 복수의 지연 소자와, 입력 기준 클럭의 한 주기 내에서 한 셋트의 멀티-위상 클럭에서 나타나는 상승 엣지의 개수를 카운팅하도록 구성된 주파수 검출기 로직(logic)과, 상승 엣지의 수가 소정수와 다를 경우 각 지연 소자에서의 지연량을 조정하기 위한 제어 신호를 발생시키도록 구성된 루프 필터를 포함한다. 여기서, 소정수는 지연 소자의 수에서 1을 뺀 수로 정해질 수 있다. 상승 엣지의 수를 소정수와 비교하여 입력 기준 클럭 주파수로의 동기를 행하는 프로세스에 의해 지연사슬(delay chain)을 통한 지연 시간이 기준 클럭 주기의 배수일 때-이 경우에는 상승 엣지의 수와 소정수가 일치하지 않음- 나타나는 거짓 동기가 방지된다.
도 1은 본 발명의 일 실시예에 따른 지연-동기 루프(DLL)의 일 실시예를 도시.
도 2는 본 발명에 따른 주파수 검출 로직의 일 실시예를 도시.
도 3은 도 2에서 도시된 주파수 검출 로직의 일 실시예에 대한 타이밍 다이어그램의 일례를 도시.
도 4는 본 발명에 따른 위상 검출기의 일 실시예를 도시.
도 5는 본 발명에 따른 DLL에 사용될 수 있는 챠지 펌프와 루프 필터의 실시예를 도시.
도 6은 전체 위상 검출에서의 시뮬레이티드된 이득의 일례를 도시하는 플로트.
도 7a는 지연 제어 전압의 시뮬레이티드된 파형의 일례를 도시.
도 7b는 측정된 DLL 지터 히스토그램의 일례를 도시.
〈도면의 주요 부분에 대한 부호의 설명〉
10: 지연-동기 루프(DLL)
11: 지연 사슬
12: 주파수 검출 로직
13: 위상 검출기
14, 15: 챠지 펌프
16: 루프 필터
18': 지연 소자
19': 지연 셀
23: 판단 로직
도 1은 본 발명에 따른 DLL의 일 실시예를 도시한 것이다. DLL(10)은 복수의 지연 소자(18')를 갖는 지연 사슬(11), 주파수 검출 로직(12), 위상 검출기(13), 2개의 챠지 펌프(14 및 15), 및 루프 필터(16)를 포함한다. 출력들이 스위치(8 및 9)를 활성화시키는 지연 제어 신호에 의해 제어되는 두 인버터(6 및 7)를 포함하는 지연 셀(19')이 본 발명에 따라 사용될 수 있는 지연 소자의 일례이다. 복수의 지연 소자(18')는 멀티-위상 클럭을 발생시키도록 구성되어 있다. 이실시예에서, 지연 사슬(11)은 7개의 지연 셀을 포함하여 7개의 위상 클럭(CK[1:7])을 발생시킨다.
주파수 검출 로직(12)은 입력 기준 클럭(REF_CK) 및 7개의 위상 클럭(CK[1:7])을 수신한다. 주파수 검출 로직(12)은 입력 기준 클럭의 한 주기 내에서 (CK[1:7])의 상승 엣지의 수를 연속적으로 카운트하여 각각의 지연된 엣지의 위상이 기준 클럭에 대해 지상(lag) 또는 진상(lead)이거나, 동기 상태에 있는지를 판단한다. 이 실시예에서는 지연 사슬을 통한 지연 시간이 기준 클럭 주기의 배수일 때 나타나는 다른 주파수로의 거짓 동기의 상황을 검출한다.
챠지 펌프(14)는 FUP 및 FDOWN으로 도시된 주파수 검출 로직 신호들에 따라 루프 필터를 충전 또는 방전시킨다. 주파수 동기가 얻어지는 기간 동안, 위상 검출기(13)는 디스에이블되어, 챠지 펌프(15)는 루프 동작에 기여하지 않는다.
주파수 동기가 얻어지면, 주파수 검출 로직(12)은 루프에서 분리되기 전에 위상 검출기(13)에 대해 주파수 동기 신호를 어서팅한다(assert). 이어서, 챠지 펌프(15)가 루프를 제어하게 된다. 위상 검출기(13) 및 챠지 펌프 2(15)는 입력 기준 클럭(REF_CK)과 이 실시예에서의 CK[7] 간에 존재하는 위상 오차를 세밀하게 튜닝 아웃(tune out)시킨다.
도 2는 주파수 검출 로직(12)의 일 실시예를 도시한 것이다. 주파수 검출 로직은 분주기(21), 7개의 주파수 검출 셀(FD CELL[N])(22'), 판단 로직(23), 및 두개의 펄스 발생기(24 및 25)를 포함한다.
FD CELL[N](22')은 CK[N]을 트리거 펄스로서 수신하여 CK[N]의 상승 엣지에서 출력 (EDGE[N])을 0에서 1로 변화시킨다. 인버터(27, 29 및 30)와 스위치(31 내지 37)의 논리적 결합을 포함하는 주파수 검출 셀의 실시예(26')가 도시되며, 스위치의 일례는 전계 효과 트랜지스터로서, 기준 클럭 신호의 한 주기 동안 CK[N]의 상승 엣지에 응답하여 EDGE[N]을 "1"로서 출력한다.
판단 로직(23)은 입력 기준 클럭 신호의 한 주기 내에서 EDGE[1:7]에서의 1의 개수를 카운트한다. 판단 로직은 1주기 내에서 입력 클럭의 상승 엣지가 전파하여 제6 지연 셀에 도달하면 주파수 동기 신호(EDGE[1:7] 1111110)를 어서팅한다. 일 실시예에서, 판단 로직은 부울 논리(boolean logic)를 이용하여 구현할 수 있다. 예를 들어, 판단 로직은 출력이 논리 게이트에 결합되어지는 카운터를 포함할 수 있으며, 이 논리 게이트는 주파수 동기 상태 또는 주파수가 조정되어야 할 방향을 나타내는 신호를 발생시킨다.
도 3은 도 2에서 도시된 주파수 검출 로직(12)의 실시예에 대한 타이밍 다이어그램을 도시한다. 케이스 (a)는 주파수 지상(lag)의 일례를 나타낸다. 리셋트 후에, 입력 클럭의 상승 엣지가 전파되어, 이 예에서 기준 클럭의 1주기 내에 제4 지연 셀에 도달함으로써, EDGE[1:7]=1111000이 된다. 이는 지연 사슬이 너무 느려 위상 동기를 얻을 수 없으므로, 이에 따라 펄스 발생기(24)가 FUP 신호를 발생시키는 것을 의미한다.
케이스 (b)는 주파수 동기의 일례를 나타낸다. 7개의 지연 셀이 존재하는 이 실시예에서는, 각 지연 셀이 입력 기준 주파수로 동기될 때는 1클럭 주기의 7분의 1(1/7)의 증분만큼 입력 기준 클럭을 지연시켜야 한다. 이 경우, 제1 내지 제6 케이스의 지연된 입력 클럭은 1클럭 주기 내에서 나타나는 한편, 제7 케이스의 지연된 입력 클럭은 1클럭 주기 후에 나타난다. 이것을 도면에서는 입력 클럭의 상승 엣지가 전파되어 제6 지연 셀에 도달함으로써 주파수 동기의 케이스와 주파수 진상 또는 주파수 지상의 케이스와 식별되는 패턴인 EDGE[1:7]=1111110가 생성되는 경우로 예시하였다. 지연 사슬을 통한 지연 시간이 입력 클럭 주기의 배수인 경우에는 상승 엣지의 개수가 6개, 즉 지연 셀수 - 1,가 아니게 됨으로 거짓 동기될 가능성이 없어진다. 따라서, 위상 검출기가 루프 제어를 양도받아 나머지 위상 오차를 튜닝 아웃(tune out)시키도록, 주파수 동기 신호가 어서팅될 수 있다.
케이스 (c)는 주파수 진상의 일례를 나타낸다. 입력 클럭의 상승 엣지가 전파되어 입력 클럭의 1주기 내에서 제7 지연 셀을 지나가 EDGE[1:7]=1111111이 생성된다. 이는 지연 사슬이 너무 빨라 위상 동기를 얻을 수 없으므로 위상 발생기(25)가 FDOWN 신호를 발생시키는 것을 의미한다.
도 4는 정확한 위상 튜닝을 위한 위상 검출기(13)의 일 실시예를 도시한다.
주 기능 블럭으로서 리셋트가능 D-형 플립플롭(DFF)(41, 42)을 사용한다. 위상 검출기 이득 곡선의 데드 존(dead zone)을 감소시키기 위해 신호 경로에 더미 지연 소자(43)가 삽입되어 있다. 주파수 동기가 얻어진 후 주파수 검출 로직(12)으로부터의 주파수 동기 신호에 의해 위상 검출기(13)가 인에이블된다.
도 5에서는 하나는 주파수 검출용이고, 다른 하나는 위상 검출용인 두개의 챠지 펌프(14, 15)와, 공통 루프 필터(16)의 구현 방법의 일례를 도시한다. 활성된 쪽의 챠지 펌프는 비활성된 다른 쪽의 챠지 펌프를 셧 아웃(shut out)시키므로, 챠지 펌프는 바람직하지 않은 위상 노이즈를 초래할 수 있는 챠지 공유(sharing) 및 제어 신호 역류(feed-through)의 문제가 나타나지 않는다.
본 발명의 일 실시예에서, DLL은 0.35㎛의 CMOS 프로세스를 이용하여 제조하였다. DLL이 점유하는 면적은 390㎛ × 500㎛이다. 이것은 150㎒에서 3.3V 전원으로 5.12㎃의 전류를 사용한다.
도 6은 전체 위상 검출의 시뮬레이티드된 이득의 일례를 도시한다. 도 6에서는 위상 검출의 데드 존을 5 picoseconds 감소시킬 수 있는 것으로 도시되어 있다. 이러한 시뮬레이션은 디바이스 모델을 이용하는 회로 시뮬레이션에 기초한다.
도 7a는 지연 제어 전압의 시뮬레이티드된 파형을 도시한다. 곡선의 직선 부분은 주파수 검출 전압 단계를 나타내고, 그 기울기는 도 5에서 구현된 챠지 펌프에 대한 전류원 I1으로 제어된다. 비직선 부분은 위상 검출 단계에서의 정밀 위상 튜닝을 나타낸다.
도 7b는 150㎒의 동작에서 자승 평균(root mean square; rms)값이 13 picoseconds 측정된 DLL 지터 히스토그램의 일례를 도시한다. 측정된 주파수 범위는 9.5㎒ 내지 203㎒로서, 이는 지연 사슬의 최소 지연 시간에 의해서만 제한된다.
본 발명에 의하면, 넓은 주파수 범위에 걸쳐 동작할 수 있으며 거짓 동기에 대한 보호를 제공할 수 있는 지연-동기 루프(DLL)를 제공할 수 있다.
비록 본 발명을 상기 실시예들에 대해서만 기술 및 도시하였지만, 본 발명은이들 실시예에만 한정되는 것은 아니다. 본 기술 분야의 숙련자라면 본 발명의 사상 및 범주를 벗어나지 않는 한 상기 실시예들의 변형 및 수정 실시예가 가능하다는 것은 주지의 사실이다.

Claims (15)

  1. 지연이 입력 기준 신호에 동기되어지는 한 셋트의 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프에 있어서,
    상기 입력 기준 클럭을 증분적으로 지연시켜 한 셋트의 멀티-위상 클럭을 발생시키도록 구성된 복수의 지연 소자와,
    상기 입력 기준 클럭의 1주기 내에서 상기 한 셋트의 멀티-위상 클럭의 상승 엣지들의 개수를 카운팅하도록 구성된 주파수 검출 로직과,
    상기 상승 엣지의 개수가 소정수와 다를 경우 상기 각 지연 소자의 지연량을 조정하기 위한 제어 신호를 발생하도록 구성된 루프 필터
    를 포함하는 지연-동기 루프.
  2. 제1항에 있어서, 상기 지연 소자는 인버터를 포함하는 지연-동기 루프.
  3. 제1항에 있어서, 상기 소정수는 상기 지연 소자의 개수에서 1을 뺀 수인 지연-동기 루프.
  4. 제1항에 있어서, 상기 주파수 검출 로직은 주파수가 상기 기준 클럭의 절반인 절반-주파수 클럭을 발생시키도록 구성된 분주기를 더 포함하는 지연-동기 루프.
  5. 제4항에 있어서, 상기 주파수 검출 로직은 출력이 상기 멀티-위상 클럭의 상승 엣지에 응답하여 셋트되는 복수의 주파수 검출 셀을 더 포함하는 지연-동기 루프.
  6. 제5항에 있어서, 상기 주파수 검출 로직은 상기 기준 클럭의 1주기 내에서 셋트된 주파수 검출(FD) 셀의 개수를 카운팅하여 셋트된 FD 셀의 개수가 소정수를 초과할 때는 제1 신호를 발생하고 셋트된 FD 셀의 개수가 소정수 이하일 때는 제2 신호를 발생하도록 구성된 판단 로직을 더 포함하는 지연-동기 루프.
  7. 제6항에 있어서, 상기 루프 필터는 상기 제1 신호에 응답하여 챠지-업(charge-up) 신호를 발생하고 상기 제2 신호에 응답하여 챠지-다운(charge-down)) 신호를 발생하는 챠지 펌프를 포함하는 지연-동기 루프.
  8. 제1항에 있어서, 상기 입력 기준 클럭과 상기 멀티-위상 클럭 중 한 클럭의 위상을 비교하도록 구성된 위상 검출기를 더 포함하는 지연-동기 루프.
  9. 제8항에 있어서, 상기 위상 검출기는
    제2 전하 펌프에게 충전하도록 표시하는 펄스를 발생하도록 구성된 제1 D-형 플립플롭과,
    상기 제2 전하 펌프에게 방전하도록 표시하는 펄스를 발생하도록 구성된 제2 D-형 플립플롭과,
    상기 기준 클럭 신호를 지연시켜 데드-존(dead-zone)을 감소시키도록 구성된 제1 더미 지연 소자와,
    상기 멀티-위상 클럭 중 상기 한 클럭을 지연시켜 데드-존을 감소시키도록 구성된 제2 더미 지연 소자
    를 포함하는 지연-동기 루프.
  10. 지연이 입력 기준 신호에 동기되어지는 한 셋트의 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프에 있어서,
    상기 입력 기준 클럭을 증분적 지연만큼 지연시켜 한 셋트의 멀티-위상 클럭을 발생시키기 위한 수단과,
    상기 입력 기준 클럭의 1주기 내에서 상기 한 셋트의 멀티-위상 클럭의 상승 엣지들의 개수를 카운팅하기 위한 수단과,
    상기 멀티-위상 클럭의 상승 엣지의 개수가 소정수와 다를 경우 상기 증분적 지연을 조정하기 위한 수단
    을 포함하는 지연-동기 루프.
  11. 제10항에 있어서, 상기 소정수는 상기 멀티-위상 클럭의 개수에서 1을 뺀 수인 지연-동기 루프.
  12. 지연이 입력 기준 신호로 동기되어지는 한 셋트의 멀티-위상 클럭을 발생시키기 위한 방법에 있어서,
    상기 입력 기준 클럭에 응답하여 한 셋트의 멀티-위상 클럭을 발생시키는 단계와,
    상기 입력 기준 클럭의 1주기 내에서 상기 한 셋트의 멀티-위상 클럭의 상승 엣지들의 개수를 카운팅하는 단계와,
    상기 멀티-위상 클럭의 상승 엣지의 개수가 소정수와 다를 경우 상기 각 멀티-위상 클럭의 주파수를 조정하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서, 상기 멀티-위상 클럭 중 한 클럭의 위상이 상기 입력 기준 신호의 위상으로 동기될 때까지 상기 각 멀티-위상 클럭의 위상을 조정하는 단계를 더 포함하는 방법.
  14. 제13항에 있어서, 상기 소정수는 상기 멀티-위상 클럭의 개수에서 1을 뺀 수인 방법.
  15. 제6항에 있어서, 상기 루프 필터는 상기 제1 신호에 응답하여 챠지-업 신호를 발생하고 상기 제2 신호에 응답하여 챠지-업 신호를 발생하기 위한 수단을 포함하는 지연-동기 루프.
KR10-2000-0028609A 1999-05-27 2000-05-26 멀티-위상 클럭을 발생시키기 위한 지연-동기 루프 및 그 방법 KR100411551B1 (ko)

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