KR20050033896A

KR20050033896A - 락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프회로의 락 검출방법

Info

Publication number: KR20050033896A
Application number: KR1020030069433A
Authority: KR
Inventors: 김우석; 전필재
Original assignee: 삼성전자주식회사
Priority date: 2003-10-07
Filing date: 2003-10-07
Publication date: 2005-04-14
Also published as: CN1622466B; US7116145B2; TWI316330B; US20050073343A1; TW200514358A; CN1622466A; KR100549868B1

Abstract

락 검출 기능을 구비한 위상동기루프 회로 및 위상동기루프 회로의 락 검출방법이 개시된다. 위상동기루프 회로는 락 검출회로를 구비한다. 락 검출회로는 락 검출 개시신호 발생회로, 락 검출 클럭 발생회로, 및 락 검출신호 발생회로를 구비한다. 락 검출 개시신호 발생회로는 위상/주파수 검출기에 의해 각각 발생된 업 신호와 다운 신호를 수신하고, 업 신호 또는 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시킨다. 락 검출 클럭 발생회로는 업 신호와 다운 신호를 수신하여 래치하고 업 신호와 다운 신호에 기초하여 락 검출 클럭신호를 발생시킨다. 락 검출신호 발생회로는 락 검출 개시신호 발생회로로부터 락 검출 개시신호를 수신하고 락 검출 클럭 발생회로로부터 락 검출 클럭신호를 수신하여 락 검출 클럭신호의 수를 카운팅하고 락 검출신호를 발생시킨다.

위상동기루프 회로는 위상동기루프 회로의 동작영역을 판별할 수 있고, 동작영역들의 특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있다.

Description

락 검출기능을 구비한 위상동기루프 회로 및 위상동기루프 회로의 락 검출방법{PHASE LOCK LOOP CIRCUIT HAVING PHASE LOCK DETECTING FUNCTION AND METHOD FOR DETECTING PHASE LOCK THEREFOR}

본 발명은 위상동기루프 회로에 관한 것으로 , 특히 위상동기루프 회로의 동작특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 위상동기루프 회로에 관한 것이다.

위상동기루프(Phase Lock Loop; 이하 PLL이라 칭함) 회로는 현대 전자시스템의 기본 구성블록의 하나로 되어 왔다. PLL 회로는 통신, 멀티미디어, 및 다른 응용들에 널리 사용되어 왔다. 주파수 합성기 , FM 복조기, 클럭 복구 회로, 모뎀, 및 톤 디코더(tone decoder)는 PLL 회로의 응용 예들이다.

PLL 회로는 부 궤환 제어 시스템이다. PLL 회로는 일반적으로, 도 1에 도시된 바와 같이, 위상/주파수 검출기(phase-frequency detector; 이하 PFD라 칭함)(100), 차지펌프(200), 루프필터(300), 전압제어 발진기(voltage-controlled oscillator; 이하 VCO라 칭함)(400), 및 분주회로(frequency divider)(500)를 구비한다. PFD(100)는 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상차(및 주파수차)에 기초하여 업 신호(SUP) 및/또는 다운 신호(SDN)를 발생시킨다. 차지펌프(200)는 업 신호(SUP) 및/또는 다운 신호(SDN)의 상태에 따라 서로 다른 레벨을 갖는 출력신호를 출력한다. 차지펌프(200) 의 출력신호는 루프필터(300)에서 고주파 성분이 제거되고 VCO(400)에 입력된다. VCO(400)는 입력전압(VCOI)의 직류레벨에 따라 서로 다른 주파수를 갖는 고주파 신호를 출력한다. 분주기(500)는 고주파 VCO 출력신호에 기초하여 저주파 피드백 신호(SFEED)를 발생시킨다. 피드백 신호(SFEED)는 PFD의 입력으로 인가된다. PLL이 락 모드에 있을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)이 락 된다. PLL이 락 모드에 있지 않을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)은 락이 되지 않는다 .

PLL 회로는 락이 된 후에라야 VCO의 출력을 상기한 여러 응용에 사용할 수 있다. 따라서, PLL 회로가 락 모드에서 동작하는지 락이 아닌 모드에서 동작하는지를 판단하는 락 검출회로가 필요하다. PLL 회로의 락 검출회로에 대해서는 일본공개특허 제 2002-344312호 등에 개시되어 있다. 그런데, 종래의 락 검출회로는 노이즈에 의해 부정확한 락 검출을 할 수 있고 충분히 락이 되지 않았을 때 락 검출신호를 발생시키는 문제점이 있었다.

PLL 회로에서 락 검출기능은 필수적이므로, 본 발명에서는 PLL 회로의 동작영역별 특성을 분석하고 이를 이용하여 안정되고 락 검출의 정확도가 높은 락 검출회로를 설계하였다.

본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 위상동기루프 회로를 제공하는 것이다.

본 발명의 다른 목적은 동작영역을 판별할 수 있는 위상동기루프 회로를 제공하는 것이다.

본 발명의 또 다른 목적은 위상동기루프 회로의 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 위상동기루프 회로의 동작영역을 판별할 수 있는 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 제 1 태양(aspect)에 따른 위상동기루프 회로는 위상 /주파수 검출기, 전압제어 발진기, 및 락 검출회로를 구비한다. 락 검출회로는 락 검출 개시신호 발생회로, 락 검출 클럭 발생회로, 및 락 검출신호 발생회로를 구비한다.

락 검출 개시신호 발생회로는 상기 위상/주파수 검출기에 의해 각각 발생된 업 신호와 다운 신호를 수신하고, 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시킨다. 락 검출 클럭 발생회로는 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호에 기초하여 락 검출 클럭신호를 발생시킨다. 락 검출신호 발생회로는 상기 락 검출 개시신호 발생회로로부터 상기 락 검출 개시신호를 수신하고 상기 락 검출 클럭 발생회로로부터 상기 락 검출 클럭신호를 수신하여 상기 락 검출 클럭신호의 수를 카운팅하고 상기 락 검출신호를 발생시킨다.

락 검출 개시신호 발생회로는 상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 클럭신호를 발생시키는 NOR 회로, 상기 클럭신호를 수신하여 소정 시간 지연시키기 위한 지연회로, 및 상기 지연된 클럭신호를 수신하는 입력단자와 상기 클럭신호를 수신하는 클럭단자와 상기 락 검출 개시신호를 출력하는 반전 출력단자를 갖는 플립플롭을 구비한다.

본 발명의 제 1 태양에 따른 위상동기루프 회로에서, 락 검출회로는 상기 지연회로에 의해 발생되는 지연시간을 조절하여 락 검출시간과 락 검출회로의 정확도를 제어하는 것을 특징으로 한다. 또한, 락 검출회로는 상기 지연회로에 의해 발생되는 지연시간을 감소시킴으로써 상기 위상동기루프 회로의 출력주파수가 목표 주파수에 상당히 근접했을 때 락 검출신호의 발생이 가능한 것을 특징으로 한다.

락 검출 클럭 발생회로는 제 1 래치회로와 여기에 직렬로 연결된 제 2 래치회로를 구비한다. 제 1 래치회로는 상기 업 신호와 상기 다운신호를 수신하여 래치하고 제 1 출력신호와 제 2 출력신호를 출력한다. 제 2 래치회로는 상기 제 1 출력신호와 상기 제 2 출력신호를 수신하여 래치하고 상기 락 검출 클럭신호를 발생시킨다. 상기 제 1 및 제 2 래치회로는 각각 입력단자와 출력단자가 서로 크로스 연결된 2 개의 NAND 회로로 구성되는 것이 바람직하다.

락 검출신호 발생회로는 상기 락 검출 클럭신호에 의해 클럭킹되는 캐스케이드 연결된 하나 이상의 플립플롭을 포함한다. 상기 플립플롭들 중 첫 번째 플립플롭의 입력단자에는 로직 “1”인 신호가 입력되고 , 두 번째 단 이하의 플립플롭들의 입력단자에는 앞 단 플립플롭의 출력신호가 입력될 수 있다. 상기 로직 “1” 인 신호는 전원전압일 수 있다.

본 발명의 제 2 태양에 따른 위상동기루프 회로는 위상/주파수 검출기, 차지펌프, 루프필터, 전압제어 발진기, 및 락 검출 개시신호 발생회로, 락 검출 클럭 발생회로, 및 락 검출신호 발생회로를 구비한다.

위상/주파수 검출기는 기준신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시킨다. 차지펌프는 상기 위상/주파수 검출기로부터 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호의 상태에 대응하는 직류 전압신호를 출력한다. 루프필터는 상기 차지펌프의 출력신호를 적분하여 적분신호를 발생시킨다. 전압제어 발진기는 상기 루프 필터로부터 상기 적분신호를 수신하고 상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시킨다.

락 검출 개시신호 발생회로는 상기 위상/ 주파수 검출기에 의해 각각 발생된 업 신호와 다운 신호를 수신하고, 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시킨다. 락 검출 클럭 발생회로는 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호에 기초하여 락 검출 클럭신호를 발생시킨다. 락 검출신호 발생회로는 상기 락 검출 개시신호 발생회로로부터 상기 락 검출 개시신호를 수신하고 상기 락 검출 클럭 발생회로로부터 상기 락 검출 클럭신호를 수신하여 상기 락 검출 클럭신호의 수를 카운팅하고 상기 락 검출신호를 발생시킨다.

본 발명의 제 2 태양에 따른 위상동기루프 회로는 상기 전압제어 발진기의 출력신호를 수신하고 주파수를 감소시키는 분주기를 더 구비할 수 있다.

본 발명의 제 3 태양에 따른 위상동기루프 회로는 위상/주파수 검출기, 차지펌프, 루프필터, 전압제어 발진기, 및 락 검출회로를 구비한다. 락 검출회로는 업 신호와 다운 신호를 수신하고 위상의 락 상태를 나타내는 락 검출신호를 발생시킨다.

본 발명의 제 3 태양에 따른 위상동기루프 회로는 상기 위상동기루프 회로의 동작영역을 상기 전압제어 발진기의 입력전압이 계속 증가하는 제 1 동작영역, 상기 전압제어 발진기의 입력전압이 증가와 감소를 반복하면서 진동 폭이 감소하는 제 2 동작영역, 및 상기 전압제어 발진기의 입력전압이 일정한 값에 수렴하여 일정한 값을 유지하는 제 3 동작영역으로 구분했을 때 상기 제 3 동작영역에서 상기 락 검출신호를 발생시키는 것을 특징으로 한다.

본 발명의 제 1 태양에 따른 위상동기루프 회로의 락 검출방법은 위상/주파수 검출기와 전압제어 발진기를 구비하는 위상동기루프 회로의 락 상태를 나타내는 락 검출신호를 발생시킨다.

상기 위상동기루프 회로의 락 검출방법은 기준신호와 피드백 신호의 위상차에 의해 발생된 업 신호와 다운 신호를 수신하고, 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시키기는 단계, 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호에 기초하여 락 검출 클럭신호를 발생시키기는 단계, 및 상기 락 검출 개시신호와 상기 락 검출 클럭신호를 수신하여 상기 락 검출 클럭신호의 수를 카운팅하고 상기 락 검출신호를 발생시키는 단계를 구비한다.

상기 락 검출 개시신호를 발생시키는 단계는 상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 클럭신호를 발생시키는 단계, 상기 클럭신호를 수신하여 소정 시간 지연시키는 단계, 및 상기 지연된 클럭신호와 상기 클럭신호를 수신하고 상기 락 검출 개시신호를 출력하는 단계를 구비한다.

상기 락 검출 클럭신호를 발생시키는 단계는 상기 업 신호와 상기 다운신호를 수신하여 래치하고 제 1 출력신호와 제 2 출력신호를 출력하는 단계, 및 상기 제 1 출력신호와 상기 제 2 출력신호를 수신하여 래치하고 상기 락 검출 클럭신호를 발생시키는 단계를 구비한다.

상기 락 검출신호를 발생시키는 단계는 상기 락 검출 개시신호에 의해 락 검출신호 발생회로를 클리어하는 단계, 상기 락 검출 클럭신호의 상승 에지의 수를 카운팅 하는 단계, 및 상기 락 검출신호를 발생시키는 단계를 포함한다.

본 발명의 제 2 태양에 따른 위상동기루프 회로의 락 검출방법은 기준신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시키는 단계, 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운신호의 상태에 대응하는 직류 전압신호를 출력하는 단계, 상기 직류 전압신호를 적분하여 적분신호를 발생시키는 단계 , 상기 적분신호를 수신하고 상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시키는 단계, 및 상기 업 신호와 상기 다운 신호를 수신하고 위상의 락 상태를 나타내는 락 검출신호를 발생시키는 단계를 구비한다.

본 발명의 제 2 태양에 따른 위상동기루프 회로의 락 검출방법은 상기 위상동기루프 회로의 동작영역을 상기 전압제어 발진기의 입력전압이 계속 증가하는 제 1 동작영역, 상기 전압제어 발진기의 입력전압이 증가와 감소를 반복하면서 진동 폭이 감소하는 제 2 동작영역, 및 상기 전압제어 발진기의 입력전압이 일정한 값에 수렴하여 일정한 값을 유지하는 제 3 동작영역으로 구분했을 때 상기 제 3 동작영역에서 상기 락 검출신호를 발생시키는 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하고자 한다.

도 2는 PLL 회로의 동작영역과 위상 락 검출신호의 발생시점을 나타내는 도면이다. PLL의 구성 블록인 VCO의 입력신호(VCOI)는, 도 2에 도시된 것처럼 , 파워 온 후 PLL이 락이 될 때까지 시간경과에 따라 세 개의 동작영역(REGION 1, REGION 2, REGION 3)으로 나눌 수 있다. 제 1 동작영역(REGION 1) 은 VCO의 입력신호(VCOI)가 계속 증가하는 영역이고 제 2 동작영역(REGION 2)은 VCO의 입력신호(VCOI)가 증가와 감소를 반복하다가 어떤 일정한 값에 수렴하는 구간이다. 제 3 동작영역(REGION 3)은 VCO의 입력신호(VCOI)가 일정한 값을 유지하는 구간이다.

위상 락 검출신호는 제 3 동작영역(REGION 3) 에 진입할 때인 T3에서 발생되는 것이 바람직하다. 그런데, 종래의 위상 락 검출회로에 의하면, 제 1 동작영역(REGION 1) 또는 제 2 동작영역(REGION 2)에서 위상 락 검출신호가 발생되는 경우가 있었다.

본 발명에서는 세 개의 동작영역(REGION 1, REGION 2, REGION 3)에서의 PLL의 동작 특성을 고려하여 제 3 동작영역에 진입하는 경우에만 위상 락 검출신호가 발생되도록 하는 위상 락 검출회로를 설계하였다.

도 3은 PLL 회로의 제 1 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다. 도 3을 참조하면, PLL의 입력신호인 기준신호(SIN)의 주파수보다 피드백 신호(SFEED)의 주파수가 낮다. 업 신호(SUP)는 온 구간이 계속 증가하고 다운 신호(SDN)는 “0”인 상태를 유지한다. VCO의 입력신호(VCOI) 는 업 신호(SUP)에 응답하여 계속 증가하고 있다.

도 4는 PLL 회로의 제 2 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다. 도 4를 참조하면, PLL의 입력신호인 기준신호(SIN)의 주파수는 고정되고 피드백 신호(SFEED)의 주파수가 교대로 증가 또는 감소한다. 업 신호(SUP)와 다운 신호(SDN)는 펄스의 폭이 좁아지고 교대로 발생한다. VCO의 입력신호(VCOI) 는 업 신호(SUP)의 펄스가 발생할 때는 증가하고 다운 신호(SDN)의 펄스가 발생할 때는 감소하고 있다. 그리고, VCO의 입력신호(VCOI)의 진동 폭은 점점 작아지다가 일정한 값에 수렴하고 있다.

도 5는 PLL 회로의 제 3 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다. 도 5를 참조하면, PLL의 입력신호인 기준신호(SIN)와 피드백 신호(SFEED)는 일정한 주기를 가지며 서로 위상이 동기(lock) 되어 있음을 알 수 있다. 업 신호(SUP)와 다운 신호(SDN)는 “0” 상태를 유지하고 있고, VCO의 입력신호(VCOI)는 일정한 값을 유지하고 있다.

도 6은 본 발명의 제 1 실시예에 따른 락 검출기능을 갖는 PLL 회로의 블록도이다. 도 6의 PLL 회로는 세 개의 동작영역(REGION 1, REGION 2 , REGION 3)에서의 PLL의 동작 특성을 고려하여 제 3 동작영역에 진입하는 경우에만 위상 락 검출신호를 발생시킨다.

도 6을 참조하면, PLL 회로는 위상/주파수 검출기(이하 PFD라 칭함)(100), 차지펌프(200), 루프필터(300), 전압제어 발진기(이하 VCO라 칭함)(400), 분주회로(500), 및 락 검출회로(600)를 구비한다.

락 검출회로(600)는 인버터(INV1), 락 검출 개시신호 발생회로(620), 락 검출 클럭 발생회로(640), 및 락 검출신호 발생회로(660)를 구비한다.

이하, 도 6에 도시된 PLL 회로의 동작을 설명한다.

PFD(100)는 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상차(및 주파수차)에 기초하여 업 신호(SUP) 및/또는 다운 신호(SDN)를 발생시킨다. 차지펌프(200) 는 업 신호(SUP) 및/또는 다운 신호(SDN)의 상태에 대응하는 직류전압신호를 출력한다. 차지펌프(200) 의 출력신호는 루프필터(300)에서 고주파 성분이 제거되고 VCO(400)에 입력된다. VCO(400)는 입력전압(VCOI) 의 직류레벨에 따라 서로 다른 주파수를 갖는 고주파 신호를 출력한다. 분주기(500)는 고주파 VCO 출력신호에 기초하여 저주파 피드백 신호(SFEED)를 발생시킨다. 피드백 신호(SFEED)는 PFD의 입력으로 인가된다. PLL이 락 모드에 있을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)이 락 된다. PLL이 락 모드에 있지 않을 때, 기준 신호(SIN)와 피드백 신호(SFEED)사이의 위상( 및 주파수)은 락이 되지 않는다 .

인버터(INV1) 는 리셋 신호 (RESET)를 수신하고 반전시킨다.

락 검출 개시신호 발생회로(620)는 업 신호(SUP), 다운 신호(SDN), 및 리셋 신호(RESET)를 수신하고 락 검출의 시작을 나타내는 락 검출 개시신호(RSC)를 발생시킨다. 락 검출 클럭 발생회로(640)는 업 신호(SUP)와 다운 신호(SDN)를 수신하고 락 상태를 검출하는 데 필요한 락 검출 클럭신호(LCLK) 를 발생시킨다. 락 검출신호 발생회로(660)는 락 검출 개시신호(RSC)와 반전된 리셋신호(RESETB), 및 락 검출 클럭신호(LCLK)를 수신하고 락 검출신호 (LDTO)를 발생시킨다.

도 7은 도 6의 PLL 회로에 있는 락 검출회로를 구체적으로 나타낸 회로도이다. 도 7의 락 검출회로(600)는 인버터(INV1), 락 검출 개시신호 발생회로(620), 락 검출 클럭 발생회로(640), 및 락 검출신호 발생회로(660)를 구비한다.

락 검출 개시신호 발생회로(620)는 NOR 회로(621), 지연회로(622), 및 D형 플립플롭(D-type flip-flop)(623)을 구비한다. NOR 회로(621)는 업 신호(SUP)와 다운 신호(SDN)를 수신하고 비논리합 연산을 수행하여 클럭신호(CLK)를 발생시킨다. 지연회로(622)는 NOR 회로(621)의 출력단자에 연결되어 있고, NOR 회로(621)로부터 클럭신호(CLK)를 수신하여 소정의 시간 지연시킨다. D형 플립플롭(623)은 지연회로(622)의 출력단자에 연결되어 있고 지연회로(622)로부터 지연된 클럭신호(DCLK)를 수신한다. 더욱이, D형 플립플롭(623)은 클럭신호(CLK)에 의해 클럭된다. D형 플립플롭(623)의 출력단자(Q)에서 업다운 스큐신호(UDSK)가 출력되고 반전출력단자(QB)에서 락 검출 개시신호(RSC)가 출력된다. 락 검출 개시신호(RSC)는 업다운 스큐신호(UDSK)가 반전된 신호(UDSKB)이다.

락 검출 클럭 발생회로(640)는 직렬 연결된 2 개의 래치회로(641, 644)를 구비한다. 제 1 래치회로(641)는 서로 크로스 연결된 2 개의 NAND 회로(642, 643)로 구성되어 있다. 제 1 래치회로(641)는 업 신호(SUP)와 다운 신호(SDN)를 수신하고 제 1 출력신호(SA)와 제 2 출력신호(SB)를 출력한다. 제 2 래치회로(644)는 서로 크로스 연결된 2 개의 NAND 회로(645, 646)로 구성되어 있다. 제 2 래치회로(644)는 제 1 래치회로(641)로부터 2 개의 출력신호(SA, SB)를 수신하고 락 검출 클럭신호(LCLK)를 발생시킨다.

락 검출신호 발생회로(660)는 직렬 연결된 하나 이상의 D형 플립플롭들(661, 662, 663)을 구비하고 시프트 레지스터 구성을 갖는다. D형 플립플롭들(661, 662, 663)은 락 검출 클럭신호(LCLK)에 의해 클럭되고, 락 검출 개시신호 발생회로(620)의 출력인 락 검출 개시신호(RSC)에 의해 클리어된다. 인버터(INV1)에 의해 반전된 리셋신호(RESETB)는 D형 플립플롭(661)의 입력단자(D)에 인가된다. D형 플립플롭(661)의 출력단자(Q)는 D형 플립플롭(662)의 입력단자(D)에 연결된다. D형 플립플롭(662)의 출력단자(Q)는 D형 플립플롭(663)의 입력단자(D)에 연결된다. D형 플립플롭(663)의 출력단자(Q)에서 락 검출신호(LDTO)가 출력된다.

도 8은 PLL 회로의 제 1 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 9는 지연시간이 긴 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이고, 도 10은 지연시간이 짧은 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 11은 PLL 회로의 동작영역이 제 2 동작영역에서 제 3 동작영역으로 바뀌는 과정에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

이하, 도 8 내지 도 11에 도시된 타이밍도를 참조하여, 도 6과 도 7에 도시된 본 발명의 제 1 실시예에 따른 락 검출기능을 갖는 PLL 회로의 동작을 설명한다.

락 검출 개시신호 발생회로(620)의 동작은 다음과 같다.

도 8을 참조하면, PLL 회로의 제 1 동작영역(도 2의 REGION 1)에서는 PLL 회로의 입력신호인 기준신호(SIN)의 주파수보다 피드백 신호 (SFEED)의 주파수가 훨씬 낮다. 즉, 기준신호(SIN)와 피드백 신호(SFEED) 사이에는 큰 타임 스큐가 발생하고, 그에 비례하는 업신호와 다운 신호가 발생한다. 업 신호(SUP)는 “1” 인 구간이 계속 증가하고 다운 신호(SDN)는 “0”인 상태를 유지한다. NOR 회로(621)는 업신호(SUP)와 다운신호(SDN)를 수신하여 NOR 연산을 하고 클럭신호(CLK)를 출력한다. PLL 회로가 제 1 동작영역(REGION 1)에서 동작할 때 클럭신호(CLK)는 “0”인 상태가 비교적 긴 파형을 갖는다. 클럭신호(CLK)는 지연회로(622)에 의해 클럭신호(CLK)와 동일한 주기를 갖고 시간 지연된 클럭신호(DCLK)로 바뀐다. 시간 지연(TD)의 양에 의해 제 1 동작영역(REGION 1) 과 제 2 동작영역(REGION 2)의 경계가 정의된다. 즉, 시간 지연(TD)의 양에 의해 락 검출 개시 시점이 결정된다. 지연된 클럭신호(DCLK)는 클럭신호(CLK)의 상승 에지(rising edge)에서 “0”상태에 있다. 따라서, D형 플립플롭(623)의 출력신호(UDSK)는 “0”상태가 되고, D형 플립플롭(623)의 반전 출력신호(UDSKB)는 “1”상태가 된다. D형 플립플롭(623)은 리셋신호(RESET)가 인에이블 상태일 때 클리어 된다. PLL 회로가 제 1 동작영역(REGION 1)에서 동작할 때는 리셋신호(RESET)가 인에이블 상태일 때뿐만 아니라 디스에이블 상태일 때에도, D형 플립플롭(623)의 출력신호(UDSK)는 “0”상태가 되고 D형 플립플롭(623)의 반전 출력신호(UDSKB)인 락 검출 개시신호(RSC)는 “1”상태가 된다. 락 검출 개시신호(RSC)는 락 검출신호 발생회로(660) 내의 D형 플립플롭들(661, 662, 663)을 클리어하는 데 사용된다. PLL 회로가 제 1 동작영역(REGION 1)에서 동작할 때 락 검출 개시신호(RSC)가 “1”상태이므로 락 검출신호 발생회로(660) 내의 D형 플립플롭들(661, 662, 663) 각각의 클리어 단자(CLEAR)에 “1”이 입력되어 락 검출신호(LDTO)는 “0”상태이다. 업신호(SUP) 또는 다운신호(SDN)의 펄스 폭이 지연회로(622)에 의해 설정된 지연시간(TD)보다 클 때 락 검출 개시신호 발생회로(620)는 “1”을 출력한다. 이 때 PLL은 제 1 동작영역(REGION 1)에서 동작한다. 업신호(SUP) 또는 다운신호(SDN)의 펄스 폭이 지연회로(622)에 의해 설정된 지연시간(TD)보다 작을 때, 락 검출 개시신호 발생회로(620)는 “0”을 출력한다.

도 9를 참조하면, PLL 회로의 제 2 동작영역(도 2의 REGION 2)에서는 PLL의 입력신호인 기준신호(SIN)의 주파수와 피드백 신호(SFEED)의 주파수가 교대로 증가 또는 감소한다. 업 신호(SUP)와 다운 신호(SDN)는 펄스의 폭이 좁아지고 교대로 발생한다. 도 10은 도 9와 비교할 때 지연회로(622)에 의한 지연시간(TD)이 짧은 경우 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다. 도 9에서와 같이, 지연시간(TD)이 길면 업 신호(SUP)와 다운 신호(SDN)의 펄스 폭이 조금 크더라도 락 검출 개시신호(RSC)가 “0”상태로 될 수 있다. 그러나, 도 10에서와 같이, 지연시간(TD)이 짧으면 업 신호(SUP)와 다운 신호(SDN)의 펄스 폭이 매우 작아져야 락 검출 개시신호(RSC)가 “0”상태로 될 수 있다. 락 검출 개시신호(RSC)가 “0”상태가 되어야 락 검출신호 발생회로(660)가 세트(set)되고, 락 검출 동작이 개시된다.

락 검출 클럭 발생회로(640)의 동작은 다음과 같다.

PLL 회로의 제 2 동작영역(도 2의 REGION 2)에서는 업 신호(SUP)와 다운 신호(SDN)가 교대로 발생한다. 즉, VCO(도 6의 400)의 입력신호(VCOI)가 교대로 증가와 감소를 한다. 도 7의 락 검출회로는 2 단(2 stage)의 RS 래치회로를 사용하여 업 신호(SUP)와 다운 신호(SDN)가 교대로 발생하는지를 검출한다.

NAND 회로로 구성된 일반적인 RS 래치회로의 동작이 표 1에 나타나 있다.

RS 래치회로는 표 1에 나타나 있듯이, 셋 입력(S)이 “1”이고 리셋 입력(R)이 “0”이면 출력(Qn)은 “1”이 되고, 셋 입력(S)이 “0”이고 리셋 입력(R)이 “1”이면 출력(Qn)은 “0”이 된다. 또한, 셋 입력(S)과 리셋 입력(R)이 모두 “1”이면 출력(Q n)은 이전 값(Qn-1)을 유지하고, 셋 입력(S)과 리셋 입력(R)이 모두 “0”이면 출력(Qn)과 반전출력(Q nB)은 모두 “1”이 된다.

락 검출 클럭 발생회로(640)는 업 신호(SUP)와 다운 신호(SDN)를 수신하고 락 검출 클럭신호(LCLK) 를 발생시킨다.

업 신호(SUP), 다운 신호(SDN), 제 1 래치회로(641)의 두 출력(SA, SB), 및 락 검출 클럭신호(LCLK)의 관계가 표 2에 나타나 있다.

표 2에 나타나 있듯이, 업 신호(SUP)/다운 신호(SDN)가 “1”/“0”상태에서 “0”/“1”상태로, 또는 “0”/“1”상태에서 “1”/“0”상태로 바뀔 때만 락 검출 클럭신호 (LCLK)의 상태가 변화한다. 업 신호(SUP)와 다운 신호(SDN)가 모두 “0” 또는 모두 “1”일 때는 락 검출 클럭신호(LCLK) 는 이전 상태 (LCLKn-1)를 유지한다. 표 2에 나타나 있듯이, 업 신호(SUP)와 다운 신호(SDN)가 모두 “0”일 때 제 1 래치회로(641)의 두 출력(SA, SB)은 모두 “1”이 나온다. 본 발명에서는 2 단의 RS 래치회로를 사용하기 때문에, 업 신호(SUP)와 다운 신호(SDN)가 모두 “0”일 때 이전 상태를 유지한다.

락 검출신호 발생회로(660)의 동작은 다음과 같다.

일단 세트 모드에 진입하면, 반전된 리셋신호(RESETB)는 “1” 상태가 된다. 락 검출신호 발생회로(660) 는 리셋신호(RESET)가 “1” 상태일 때뿐만 아니라, 리셋신호(RESET)가 “0” 상태일 때에도 락 검출 개시신호(RSC)의 상태에 따라 클리어 되어 락 검출신호(LDTO)는 “0” 상태를 유지한다. D형 플립플롭들(661,662,663)은 각각 락 검출 클럭신호(LCLK)의 상승 에지에서 입력신호를 출력한다. D형 플립플롭(661)은 락 검출 클럭신호(LCLK)의 첫 번째 상승 에지에서 “1” 상태인 신호를 출력하고, D형 플립플롭(662)은 락 검출 클럭신호(LCLK)의 두 번째 상승 에지에서 “1” 상태인 신호를 출력하고, D형 플립플롭(663)은 락 검출 클럭신호(LCLK)의 세 번째 상승 에지에서 “1” 상태인 락 검출신호(LDTO)를 출력한다.

도 11은 PLL 회로의 동작영역이 제 2 동작영역에서 제 3 동작영역으로 바뀌는 과정에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다. 도 11에 나타나 있듯이, 락 검출 클럭신호(LCLK) 의 상승 에지는 다운 신호(SDN)가 “0”일 때, 업 신호(SUP)의 상승 에지에서 발생하고, 락 검출 클럭신호(LCLK)의 하강 에지는 업 신호(SUP)가 “0”일 때, 다운 신호(SDN)의 상승 에지에서 발생한다. 또한, VCO(도 6의 400)의 입력신호(VCOI)는 업 신호(SUP) 펄스가 발생할 때는 증가하고, 다운 신호(SDN) 펄스가 발생할 때는 감소한다.

도 12는 본 발명의 제 2 실시예에 따른 락 검출기능을 갖는 PLL 회로를 나타낸다. 도 12의 PLL 회로의 구조는 락 검출신호 발생회로(660)에 반전된 리셋신호(RESETB) 대신에 로직 “1”이 입력된다는 점을 제외하면, 도 6의 PLL 회로의 구조와 동일하다.

도 13은 도 12의 PLL 회로에 있는 락 검출회로를 구체적으로 나타낸 회로도이다. 도 13의 락 검출회로의 구조는 락 검출신호 발생회로(660)에 반전된 리셋신호(RESETB) 대신에 로직 “1”이 입력된다는 점을 제외하면, 도 7의 락 검출회로의 구조와 동일하다. 락 검출회로가 세트 모드에서 동작할 때 리셋신호(RESETB)는 “1” 상태이므로, 락 검출신호 발생회로(660)의 입력신호로서 로직 “1”의 입력이 가능하다. 실제 회로에서, 로직 “1”인 신호는 전원전압을 사용하여 구현할 수 있다.

도 12의 PLL 회로의 동작은 도 6의 PLL 회로의 동작과 유사하고, 도 13의 락 검출회로의 동작은 도 7의 락 검출회로의 동작과 유사하므로 그 설명을 생략한다.

도 14는 PLL 회로가 제 1 동작영역에서 동작할 때 시뮬레이션 결과 파형을 나타내는 도면이다. 도 14에 나타나 있듯이, PLL 회로의 업신호(SUP)는 폭이 넓은 펄스신호이고, 다운 신호(SDN)는 폭이 거의 0인 펄스신호이다. VCO(도 6의 400)의 입력신호(VCOI) 는 계속 증가하고 있음을 알 수 있다. 이 때 락 검출 클럭신호(LCLK) 와 락 검출신호(LDTO)는 “0” 상태를 유지한다. 즉, 이 때 락 검출신호(LDTO) 는 발생하지 않는다.

도 15는 PLL 회로의 동작영역이 제 1 동작영역에서 제 2 동작영역을 거쳐 제 3 동작영역으로 변화할 때 도 6과 도 7의 주요부분에 대한 시뮬레이션 결과 파형을 나타내는 도면이다. 도 15에 나타나 있듯이, 락 검출 개시를 나타내는 업다운 스큐신호(UDSK) 가 제 2 동작영역에서 발생된다. 업다운 스큐신호(UDSK) 가 “1” 상태로 된 후 락 검출 클럭신호(LCLK)가 진동을 하기 시작한다. 락 검출 클럭신호 (LCLK)의 3 번째 상승 에지에서 락 검출신호(LDTO)가 발생된다. 락 검출 클럭신호(LCLK)의 상승 에지가 3 번 발생한 후 락 검출신호(LDTO) 를 발생시키는 이유는 업 신호(SUP)와 다운신호(SDN)가 3번 정도 번갈아 발생한 후에는 PLL 회로가 충분히 락 되었다고 판단할 수 있기 때문이다. 물론, 락 검출신호(LDTO)를 발생시키는 시기는 회로 설계자가 변경할 수 있다. 락 검출신호(LDTO)가 발생되는 시기는 락 검출신호 발생회로(660)를 구성하는 D형 플립플롭의 수를 변경함으로써 가능하다. 락 검출 클럭신호(LCLK)의 상승 에지가 3 번 발생한 후 락 검출신호(LDTO)를 발생시키려면, 도 7 또는 도 13에서와 같이, D형 플립플롭을 3 개 직렬로 연결시켜 사용한다.

도 16은 도 6의 PLL 회로에서 VCO 입력신호와 락 검출신호의 시뮬레이션 결과 파형을 함께 나타낸 도면이다. 도 16에 나타나 있듯이, VCO(도 6의 400)의 입력신호(VCOI)가 충분히 안정된 후, 즉 PLL 회로의 위상 동기화가 충분히 이루어진 후에 락 검출신호(LDTO)가 발생되고 있다.

도 14 내지 도 16에 나타낸 시뮬레이션 결과는 락 검출 개시신호 발생회로의 지연회로에 의한 지연시간을 8 nsec로 주었을 때의 결과이다.

이하, 락 검출시간(lock detection time)과 락 검출회로의 정확도의 조절에 대해 설명한다.

락 검출시간은 락 검출회로가 PLL 회로의 락(locking) 여부를 판정하여, “하이” 신호를 출력하는 데까지의 시간을 말하며, 락 검출회로의 정확도란 락 검출회로가 “하이” 신호를 출력할 때 PLL 회로의 출력 주파수가 목표치에 근접한 정도를 말한다. PLL 회로의 제 3 동작영역의 초반에는 락 검출시간이 길어질수록 락 검출회로의 정확도는 증가하지만, 제 3 동작영역에서 어느 정도 시간이 지나면 락 검출회로의 정확도는 락 검출시간에 관계없이 PLL 자체의 성능에 의해 결정된다. 락 검출 개시신호 발생회로(620) 내의 지연회로(622)에 의해 발생하는 지연시간(TD)과 검출신호 발생회로(660) 내의 D형 플립플롭의 수를 조절하여 최적화된 락 검출회로를 설계할 수 있다. 지연회로(622)에 의해 발생하는 지연시간(TD)을 늘리면 제 2 동작영역으로 인식하는 시점이 늦어지므로 락 검출회로가 락 검출신호(LDTO)를 출력하는 시점이 늦어진다. 그러나 PLL 회로의 주파수가 목표치에 더욱 근접한 시점에서 “하이” 상태인 락 검출신호가 발생되므로, 좀 더 정확한 락 검출이 가능하다. 반도체 집적회로로 구현시 락 검출회로가 차지하는 면적을 줄이기 위해서는 지연시간(TD)을 줄이면 된다. 물론, 지연시간(TD)을 줄이면 락 검출시간이 증가할 수 있다.

락 검출 개시신호 발생회로(620)의 출력신호인 락 검출 개시신호(RSC)와 락 검출신호 발생회로(660)의 출력신호인 락 검출신호 (LDTO)의 상태를 이용하여 PLL 회로의 동작영역을 판별할 수 있다. 표 3에는 락 검출 개시신호(RSC)와 락 검출신호(LDTO)의 상태에 따른 PLL 회로의 동작영역이 나타나 있다.

제 3 동작 영역(REGION 3)에서는 락 검출 개시신호(RSC)가 “0” 상태이고 락 검출신호(LDTO)가 “1” 상태가 된다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이 본 발명에 따른 위상동기루프 회로는 위상동기루프 회로의 동작영역을 판별할 수 있고, 동작영역들의 특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있다.

도 1은 종래의 PLL 회로의 블록도이다.

도 2는 PLL 회로의 동작영역과 락 검출신호의 발생시점을 나타내는 도면이다.

도 3은 PLL 회로의 제 1 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다.

도 4는 PLL 회로의 제 2 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다.

도 5는 PLL 회로의 제 3 동작영역에서 주요부분의 파형을 나타내는 타이밍도이다.

도 6은 본 발명의 제 1 실시예에 따른 락 검출기능을 갖는 PLL 회로의 블록도이다.

도 7은 도 6의 PLL 회로에 있는 락 검출회로를 구체적으로 나타낸 회로도이다.

도 9는 지연시간이 긴 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 10은 지연시간이 짧은 경우 PLL 회로의 제 2 동작영역에서 도 6과 도 7의 주요부분의 파형을 나타내는 타이밍도이다.

도 12는 본 발명의 제 2 실시예에 따른 락 검출기능을 갖는 PLL 회로의 블록도이다.

도 13은 도 12의 PLL 회로에 있는 락 검출회로를 구체적으로 나타낸 회로도이다.

도 14는 PLL 회로가 제 1 동작영역에서 동작할 때 시뮬레이션 결과 파형을 나타내는 도면이다.

도 15는 PLL 회로의 동작영역이 제 1 동작영역에서 제 2 동작영역을 거쳐 제 3 동작영역으로 변화할 때 도 6과 도 7의 주요부분에 대한 시뮬레이션 결과 파형을 나타내는 도면이다.

도 16은 도 6의 PLL 회로에서 VCO 입력신호와 락 검출신호의 시뮬레이션 결과 파형을 함께 나타낸 도면이다.

*도면의 주요부분에 대한 부호의 설명*

100 : PFD

200 : CHARGE PUMP

300 : LOOP FILTER

400 : VCO

500 : DIVIDER

600 : 락 검출회로

620 : 락 검출 개시신호 발생회로

640 : 락 검출 클럭 발생회로

660 : 락 검출신호 발생회로

Claims

위상/주파수 검출기와 전압제어 발진기를 구비하는 위상동기루프 회로의 락 상태를 나타내는 락 검출신호를 발생시키기 위한 락 검출회로에 있어서, 상기 락 검출회로는

상기 위상/주파수 검출기에 의해 발생된 업 신호와 다운 신호를 수신하고, 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시키기 위한 락 검출 개시신호 발생회로;

상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호에 기초하여 락 검출 클럭신호를 발생시키기 위한 락 검출 클럭 발생회로; 및

상기 락 검출 개시신호 발생회로로부터 상기 락 검출 개시신호를 수신하고 상기 락 검출 클럭 발생회로로부터 상기 락 검출 클럭신호를 수신하여 상기 락 검출 클럭신호의 수를 카운팅하고 상기 락 검출신호를 발생시키기 위한 락 검출신호 발생회로를 구비하는 것을 특징으로 하는 락 검출회로.
제 1 항에 있어, 상기 락 검출 개시신호 발생회로는

상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 클럭신호를 발생시키는 NOR 회로;

상기 클럭신호를 수신하여 소정 시간 지연시키기 위한 지연회로; 및

상기 지연된 클럭신호를 수신하는 입력단자와 상기 클럭신호를 수신하는 클럭단자와 상기 락 검출 개시신호를 출력하는 반전 출력단자를 갖는 플립플롭을 구비하는 것을 특징으로 하는 락 검출회로.
제 2 항에 있어서, 상기 락 검출회로는

상기 지연회로에 의해 발생되는 지연시간을 조절하여 락 검출시간과 락 검출회로의 정확도를 제어하는 것을 특징으로 하는 락 검출회로.
제 2 항에 있어서, 상기 락 검출회로는

상기 지연회로에 의해 발생되는 지연시간을 감소시킴으로써 상기 위상동기루프 회로의 출력주파수가 목표 주파수에 상당히 근접했을 때 락 검출신호의 발생이 가능한 것을 특징으로 하는 락 검출회로.
제 1 항에 있어서, 상기 락 검출 클럭 발생회로는

상기 업 신호와 상기 다운신호를 수신하여 래치하고 제 1 출력신호와 제 2 출력신호를 출력하는 제 1 래치회로; 및

상기 제 1 출력신호와 상기 제 2 출력신호를 수신하여 래치하고 상기 락 검출 클럭신호를 발생시키는 제 2 래치회로를 구비하는 것을 특징으로 하는 락 검출회로.
제 5 항에 있어서, 상기 제 1 및 제 2 래치회로는

각각 입력단자와 출력단자가 서로 크로스 연결된 2 개의 NAND 회로로 구성된 것을 특징으로 하는 락 검출회로.
제 1 항에 있어서, 상기 락 검출신호 발생회로는

상기 락 검출 클럭신호에 의해 클럭킹되는 캐스케이드 연결된 하나 이상의 플립플롭을 포함하는 것을 특징으로 하는 락 검출회로.
제 7 항에 있어서, 상기 플립플롭들은

각각 상기 락 검출 개시신호에 의해 클리어되는 것을 특징으로 하는 락 검출회로.
제 7 항에 있어서, 상기 락 검출신호 발생회로는

직렬 연결된 3 개의 플립플롭을 포함하는 것을 특징으로 하는 락 검출회로.
제 7 항에 있어서,

상기 플립플롭들 중 첫 번째 플립플롭의 입력단자에는 로직 “1”인 신호가 입력되고, 두 번째 단 이하의 플립플롭들의 입력단자에는 앞 단 플립플롭의 출력신호가 입력되는 것을 특징으로 하는 락 검출회로.
제 10 항에 있어서, 상기 로직 “1”인 신호는

전원전압인 것을 특징으로 하는 락 검출회로.
제 10 항에 있어서,

상기 락 검출 개시신호 발생회로는 리셋신호에 의해 클리어되고, 상기 로직 “1”인 신호는 상기 리셋신호가 반전된 신호인 것을 특징으로 하는 락 검출회로.
기준신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시키기 위한 위상/주파수 검출기;

상기 위상/주파수 검출기로부터 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운신호의 상태에 대응하는 직류 전압신호를 출력하는 차지펌프;

상기 차지펌프의 출력신호를 적분하여 적분신호를 발생시키는 루프 필터;

상기 루프 필터로부터 상기 적분신호를 수신하고 상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시키는 전압제어 발진기;

상기 위상/주파수 검출기에 의해 각각 발생된 업 신호와 다운 신호를 수신하고, 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시키기 위한 락 검출 개시신호 발생회로;

상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호에 기초하여 락 검출 클럭신호를 발생시키기 위한 락 검출 클럭 발생회로; 및

상기 락 검출 개시신호 발생회로로부터 상기 락 검출 개시신호를 수신하고 상기 락 검출 클럭 발생회로로부터 상기 락 검출 클럭신호를 수신하여 상기 락 검출 클럭신호의 수를 카운팅하고 상기 락 검출신호를 발생시키기 위한 락 검출신호 발생회로를 구비하는 위상동기루프 회로.
제 13 항에 있어, 상기 위상동기루프 회로는

상기 전압제어 발진기의 출력신호를 수신하고 주파수를 감소시키는 분주기를 더 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 13 항에 있어, 상기 락 검출 개시신호 발생회로는

상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 클럭신호를 발생시키는 NOR 회로;

상기 클럭신호를 수신하여 소정 시간 지연시키기 위한 지연회로; 및

상기 지연된 클럭신호를 수신하는 입력단자와 상기 클럭신호를 수신하는 클럭단자와 상기 락 검출 개시신호를 출력하는 반전 출력단자를 갖는 플립플롭을 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 15 항에 있어서, 상기 위상동기루프 회로는

상기 지연회로에 의해 발생되는 지연시간을 조절하여 락 검출시간과 락 검출회로의 정확도를 제어하는 것을 특징으로 하는 위상동기루프 회로.
제 15 항에 있어서, 상기 위상동기루프 회로는

상기 지연회로에 의해 발생되는 지연시간을 감소시킴으로써 상기 위상동기루프 회로의 출력주파수가 목표 주파수에 상당히 근접했을 때 락 검출신호의 발생이 가능한 것을 특징으로 하는 위상동기루프 회로.
제 13 항에 있어서, 상기 락 검출 클럭 발생회로는

상기 업 신호와 상기 다운신호를 수신하여 래치하고 제 1 출력신호와 제 2 출력신호를 출력하는 제 1 래치회로; 및

상기 제 1 출력신호와 상기 제 2 출력신호를 수신하여 래치하고 상기 락 검출 클럭신호를 발생시키는 제 2 래치회로를 구비하는 것을 특징으로 하는 위상동기루프 회로.
제 18 항에 있어서, 상기 제 1 및 제 2 래치회로는

각각 입력단자와 출력단자가 서로 크로스 연결된 2 개의 NAND 회로로 구성된 것을 특징으로 하는 위상동기루프 회로.
제 13항에 있어서, 상기 락 검출신호 발생회로는

상기 락 검출 클럭신호에 의해 클럭킹되는 캐스케이드 연결된 하나 이상의 플립플롭들을 포함하는 것을 특징으로 하는 위상동기루프 회로.
제 20 항에 있어서, 상기 플립플롭들은

각각 상기 락 검출 개시신호에 의해 클리어되는 것을 특징으로 하는 위상동기루프 회로.
제 20 항에 있어서, 상기 락 검출신호 발생회로는

직렬 연결된 3 개의 플립플롭을 포함하는 것을 특징으로 하는 위상동기루프 회로.
제 20 항에 있어서,

상기 플립플롭들 중 첫 번째 플립플롭의 입력단자에는 로직 “1”인 신호가 입력되고 , 두 번째 단 이하의 플립플롭들의 입력단자에는 앞 단 플립플롭의 출력신호가 입력되는 것을 특징으로 하는 위상동기루프 회로.
제 23 항에 있어서, 상기 로직 “1”인 신호는

전원전압인 것을 특징으로 하는 위상동기루프 회로.
제 23 항에 있어서,

상기 락 검출 개시신호 발생회로는 리셋신호에 의해 클리어되고, 상기 로직 “1”인 신호는 상기 리셋신호가 반전된 신호인 것을 특징으로 하는 위상동기루프 회로.
기준신호와 피드백 신호의 위상차에 의해 발생된 업 신호와 다운 신호를 수신하고, 상기 업 신호 또는 상기 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시키기는 단계;

상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운 신호에 기초하여 락 검출 클럭신호를 발생시키기는 단계; 및

상기 락 검출 개시신호와 상기 락 검출 클럭신호를 수신하여 상기 락 검출 클럭신호의 수를 카운팅하고 상기 락 검출신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 26 항에 있어, 상기 락 검출 개시신호를 발생시키는 단계는

상기 업 신호와 상기 다운 신호를 수신하여 비논리합 연산을 수행하고 클럭신호를 발생시키는 단계;

상기 클럭신호를 수신하여 소정 시간 지연시키는 단계; 및

상기 지연된 클럭신호와 상기 클럭신호를 수신하고 상기 락 검출 개시신호를 출력하는 단계를 구비하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 27 항에 있어서, 상기 위상동기루프 회로의 락 검출방법은

상기 소정 시간 지연시키는 단계에 의해 발생되는 지연시간을 조절하여 락 검출시간과 락 검출회로의 정확도를 제어하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 27 항에 있어서, 상기 위상동기루프 회로의 락 검출방법은

상기 소정시간 지연시키는 단계에 의해 발생되는 지연시간을 감소시킴으로써 위상동기루프 회로의 출력주파수가 목표 주파수에 상당히 근접했을 때 락 검출신호의 발생이 가능한 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 26 항에 있어서, 상기 락 검출 클럭신호를 발생시키는 단계는

상기 업 신호와 상기 다운신호를 수신하여 래치하고 제 1 출력신호와 제 2 출력신호를 출력하는 단계; 및

상기 제 1 출력신호와 상기 제 2 출력신호를 수신하여 래치하고 상기 락 검출 클럭신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 26 항에 있어서, 상기 락 검출신호를 발생시키는 단계는

상기 락 검출 개시신호에 의해 락 검출신호 발생회로를 클리어하는 단계;

상기 락 검출 클럭신호의 선단(front edge)의 수를 카운팅 하는 단계; 및

상기 락 검출신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.
제 31 항에 있어서, 상기 락 검출신호 발생회로를 클리어하는 단계는

상기 락 검출 개시신호가 액티브 상태일 때 클리어되는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법 .
기준신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시키기 위한 위상/주파수 검출기;

상기 위상/주파수 검출기로부터 상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운신호의 상태에 대응하는 직류 전압신호를 출력하는 차지펌프;

상기 차지펌프의 출력신호를 적분하여 적분신호를 발생시키는 루프 필터;

상기 루프 필터로부터 상기 적분신호를 수신하고 상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시키는 전압제어 발진기; 및

위상동기루프 회로의 동작영역을 상기 적분신호가 계속 증가하는 제 1 동작영역, 상기 적분신호가 증가와 감소를 반복하면서 진동 폭이 감소하는 제 2 동작영역, 및 상기 적분신호가 수렴하여 일정한 값을 유지하는 제 3 동작영역으로 구분했을 때 , 상기 제 3 동작영역에서 상기 업 신호와 상기 다운 신호를 수신하여 상기 락 검출신호를 발생시키는 락 검출회로를 구비하는 것을 특징으로 하는 위상동기루프 회로.
기준신호와 피드백 신호 사이의 위상차를 나타내는 업 신호와 다운 신호를 발생시키는 단계;

상기 업 신호와 상기 다운 신호를 수신하고 상기 업 신호와 상기 다운신호의 상태에 대응하는 직류 전압신호를 출력하는 단계 ;

상기 직류 전압신호를 적분하여 적분신호를 발생시키는 단계;

상기 적분신호를 수신하고 상기 적분신호의 직류레벨에 따라 주파수가 변화되는 발진신호를 발생시키는 단계; 및

위상동기루프 회로의 동작영역을 상기 적분신호가 계속 증가하는 제 1 동작영역, 상기 적분신호가 증가와 감소를 반복하면서 진동 폭이 감소하는 제 2 동작영역, 및 상기 적분신호가 수렴하여 일정한 값을 유지하는 제 3 동작영역으로 구분했을 때 , 상기 제 3 동작영역에서 상기 업 신호와 상기 다운 신호를 수신하고 상기 락 검출신호를 발생시키는 단계를 구비하는 것을 특징으로 하는 위상동기루프 회로의 락 검출방법.