CN102347762B - 锁相环电路的锁定检测电路 - Google Patents

Abstract

一种锁相环电路的锁定检测电路，所述锁定检测电路包括或非门电路、延迟电路以及触发器，触发器基于或非门电路和延迟电路的输出信号来检测锁相环电路的锁定状态，延迟电路具有至少一个延迟单元和为所述至少一个延迟单元提供偏置信号的偏置电路，所述偏置电路具有能够产生高精度的偏置信号的自偏置环路。

Description

锁相环电路的锁定检测电路

技术领域

本发明涉及锁相环电路的状态的检测，更具体地讲，涉及锁相环电路的锁定检测电路。

背景技术

锁相环电路已经成为现代电子系统中的基本构件之一。它们被广泛地用在通信、多媒体以及其他应用中。锁相环电路的应用包括频率合成器、FM解调器、时钟恢复电路、调制解调器以及音频译码器等。

锁相环电路是负反馈控制系统。图1示出传统的锁相环电路的示图。如图1所示，锁相环电路包括：鉴相器(PFD)101、电荷泵102、环路滤波器103、压控振荡器(VCO)104以及分频器105。鉴相器101基于基准信号SIN和反馈信号SFEED之间的相位差生成上信号SUP和下信号SDN。电荷泵102根据上信号SUP和下信号SDN的状态生成电平彼此不同的输出信号。在环路滤波器103中过滤电荷泵102的输出信号的高频分量之后将该信号提供给压控振荡器104的一个输入端。压控振荡器104根据电压VCOI的DC电平生成具有不同频率的高频信号。分频器105基于高频VCO输出信号生成低频反馈信号SFEED。反馈信号SPEED用作鉴相器101的输入。当基准信号SIN和反馈信号SFEED的相位差和频率差接近零时，锁相环电路处于锁定状态。

为了检测锁相环电路的锁定状态，需要专门的锁定检测或指示电路，来确定锁相环电路的锁定状态。图2示出一种传统的锁定检测电路。

在图2示出的锁定检测电路中，或非门电路201对上信号SUP和下信号SDN执行“或非”操作，并输出结果时钟信号DATA。延迟电路202接收时钟信号DATA对其延迟预定时间TD，以产生延时的信号CLK_DLY。触发器DFF 203接收信号DATA和信号CLK_DLY，比较信号DATA的脉宽TW和延迟量TD。当TD大于TW时，表示锁相环电路处于锁定状态。

图3示出延迟电路202的示图。延迟电路202包括N个(N为大于1的自然数)延迟级204以及偏置电路203。每个延迟级204可产生延迟td。延迟电路202的延迟TD＝N×td。延迟电路202的每个延迟级204可包括多个延迟单元206。

偏置电路203产生控制延迟级204的延迟时间的控制延迟信号DLY_BIAS。通过偏置信号DLY_BIAS来控制对延迟单元206中的负载电容充放电。改变延迟信号DLY_BIAS可以改变流过延迟单元206的电流，从而改变延迟单元206的延迟时间，进而延迟级204的延迟td，并最终改变延迟电路202的延迟量TD。

偏置电路203通过NMOS管MN1、MN2和PMOS管MP0来产生作为偏置信号的偏置电压DLY_BIAS。通过信号RSTB来控制MN1、MN2和MP0的导通状态，从而使得偏置电路203正常工作。偏置电压DLY_BIAS通过等式(1)被表示如下

$\mathrm{DLY}\_\mathrm{BLAS}=\left(\frac{\mathrm{VADD}}{R_{\mathrm{onmp}0}+R_{\mathrm{onmn}1}+R_{\mathrm{onmn}2}}\right)\×(R_{\mathrm{onmn}1}+R_{\mathrm{onmn}2})........\left(1\right)$

其中，VADD是电源电压，R_onmp0是MOS管MP0的源极-漏极负载，R_onmnl是MOS管MN1的源极-漏极负载，R_onmn2是MOS管MN2的源极-漏极负载。

通过等式1可知，偏置电压DLY_BIAS随着电源电压、工艺参数、温度和其他任何有很大可变性的参数变化而变化，从而使得延迟电路202的延迟量TD也发生变化。这样导致不能精确地检测锁相环电路的锁定状态。

因此，需要一种能够精确地检测锁相环电路的锁定状态的锁定检测电路。

发明内容

本发明的目的在于提供一种能够精确地检测锁相环电路的锁定状态的锁定检测电路。

本发明的一方面提供一种锁相环电路的锁定检测电路，所述锁定检测电路包括或非门电路、延迟电路以及触发器，触发器基于或非门电路和延迟电路的输出信号来检测锁相环电路的锁定状态，延迟电路具有至少一个延迟单元和为所述至少一个延迟单元提供偏置信号的偏置电路，其特征在于：所述偏置电路包括第一PMOS管(MP60)、第二PMOS管(MP61)、第一NMOS管(MN61)、第二NMOS管(MN62)以及偏置电阻器(RBIAS)，其中，第一PMOS管的源极连接到电源，第一PMOS管的漏极连接到第一NMOS管的漏极和第一NMOS管的栅极，第一NMOS管的源极接地；第二PMOS管的源极连接到电源，第二PMOS管的漏极连接到第二PMOS管的栅极和第二NMOS管的漏极，第二NMOS管的源极通过偏置电阻器接地；第一PMOS管和第二PMOS管的栅极相连接，第一NMOS管和第二NMOS管的栅极相连接，其中，第一PMOS管的栅极和第一NMOS的栅极处的电压中的至少一个作为所述偏置信号。

所述偏置电路还可包括启停电路，所述启停电路包括：第三PMOS管(MP73)和第三NMOS管(MN75)，其中，第三PMOS管的源极连接到电源，第三PMOS管的漏极连接到第一PMOS管的栅极，第三PMOS管的栅极接收第一信号(RSTB)；第三NMOS管的源极接地，第三NMOS管的漏极连接到第一NMOS管的栅极，第三NMOS管的栅极接收第二信号(RST)。

当停用所述偏置电路时，第一信号为低电平，第二信号为高电平；当启用所述偏置电路时，第一信号为高电平，第二信号为低电平。

所述偏置电路还可包括零状态启动电路，所述零状态启动电路包括：第四PMOS管(MP72)、第四NMOS管(MN72)、第五NMOS管(MN73)和第六NMOS管(MN74)，其中，第四PMOS管的栅极与第六NMOS管的栅极相连接，第四PMOS管的源极连接到电源，第四PMOS管的漏极连接到第六NMOS管的漏极、第四NMOS管的栅极以及第五NMOS管的漏极，第六NMOS管的源极接地，第四PMOS管的栅极接收第一信号；第四NMOS管的漏极连接到第二PMOS管的漏极，第四NMOS管的源极连接到第五NMOS管的栅极以及第二NMOS管的栅极，第五NMOS管的源极接地。

所述偏置电路还可包括第五PMOS管(MP71)和第七NMOS管(MN71)，其中，第五PMOS管的源极连接到电源，第五PMOS管的漏极连接到第七NMOS管的漏极，第七NMOS管的源极接地，第五PMOS管和第七NMOS管的栅极相连接，其中，第五PMOS管的栅极接收第一信号，第五PMOS管的漏极输出第二信号。

所述至少一个延迟单元可包括：第六PMOS管(MP62)和第八NMOS管(MN63)以及具有负载电容的延迟元件，其中，第六PMOS管的源极连接到电源，第六PMOS管的漏极连接到所述负载电容的一端，第八NMOS管的漏极连接到所述负载电容的另一端，第六PMOS管的栅极连接到第一PMOS管的栅极，第八NMOS管的栅极连接到第一NMOS的栅极。

所述至少一个延迟单元可包括：第六PMOS管(MP62)以及具有负载电容的延迟元件，其中，第六PMOS管的源极连接到电源，第六PMOS管的漏极连接到所述负载电容的一端，所述负载电容的另一端接地，第六PMOS管的栅极连接到第一PMOS管的栅极。

所述至少一个延迟单元可包括：第八NMOS管(MN63)以及具有负载电容的延迟元件，其中，所述负载电容的一端连接到电源，第八NMOS管的漏极连接到所述负载电容的另一端，第八NMOS管的栅极连接到第一NMOS的栅极。

所述延迟元件可以是反相器或门电路。

本发明的另一方面提供一种用于提供偏置信号的偏置电路，其特征在于包括：第一PMOS管(MP60)、第二PMOS管(MP61)、第一NMOS管(MN61)、第二NMOS管(MN62)以及偏置电阻器(RBIAS)，其中，第一PMOS管的源极连接到电源，第一PMOS管的漏极连接到第一NMOS管的漏极和第一NMOS管的栅极，第一NMOS管的源极接地；第二PMOS管的源极连接到电源，第二PMOS管的漏极连接到第二PMOS管的栅极和第二NMOS管的漏极，第二NMOS管的源极通过偏置电阻器接地；第一PMOS管和第二PMOS管的栅极相连接，第一NMOS管和第二NMOS管的栅极相连接，其中，第一PMOS管的栅极和第一NMOS的栅极处的电压中的至少一个作为所述偏置信号。

本发明的另一方面提供一种对延迟电路提供偏置信号的偏置电路，该延迟电路包括具有负载电容的延迟器件以及连接在负载电容的充电端的PMOS管和/或连接在负载电容的放电端的NMOS管，该偏置电路为PMOS管和/或NMOS管提供偏置信号。

在本发明的锁定检测电路的延迟电路中，通过提供一种自偏置环路来提供用于控制延迟电路的延迟的偏置信号。该偏置信号的稳定性仅与构成自偏置环路的MOS管的自身尺寸有关，而与电源电压、工艺参数、温度和其他任何有很大可变性的参数无关，从而提高了延迟电路的延迟精度，进而改善了锁定检测电路的检测精度。

附图说明

通过下面结合附图进行的详细描述，本发明的上述和其它目的、特点和优点将会变得更加清楚，其中：

图1示出传统的锁相环电路的示图；

图2示出一种传统的锁定检测电路；

图3示出一种传统的延迟电路的示图；

图4示出根据本发明实施例的锁定检测电路；

图5示出根据本发明实施例的延迟电路；

图6示出根据本发明实施例的偏置电路；

图7示出根据本发明的另一实施例的偏置电路。

具体实施方式

现在，将参照附图更充分地描述不同的示例实施例。在附图中，相同的标号始终表示相同的部件或元件。

图4示出根据本发明实施例的锁定检测电路400。锁定检测电路400包括：或非门电路401、延迟电路402以及触发器DFF 403。

或非门电路401对锁相环电路的鉴相器输出的上信号SUP和下信号SDN执行“或非”操作，并输出结果时钟信号DATA。延迟电路402接收基准信号REF，并对其延迟预定时间TD，以产生延时的信号CLK_DLY。触发器DFF 403接收信号DATA和信号CLK_DLY，比较信号DATA的脉宽TW和延迟量TD。当TD大于TW时，表示锁相环电路处于锁定状态。

在本发明中，延迟电路402的输入REF可以是任意的基准信号，例如，由基准信号发生器产生的基准信号。此外，或非门电路401的结果时钟信号DATA也可以作为延迟电路402的输入。

图5示出根据本发明实施例的延迟电路500。延迟电路500包括N个(N为大于1的自然数)延迟级504以及偏置电路503。每个延迟级504可产生延迟量td。延迟电路502的延迟TD＝N×td。延迟电路502的每个延迟级504可包括至少一个延迟单元506(应该理解，单个延迟单元也可以作为一个延迟级)。

偏置电路503产生控制延迟级504的延迟时间的控制延迟信号DLY_BIAS。通过偏置信号DLY_BIAS来控制对延迟单元506中的负载电容充放电。改变延迟信号DLY_BIAS可以改变流过延迟单元506的电流，从而改变延迟单元506的延迟，进而延迟级504的延迟td，并最终改变延迟电路502的延迟TD。

图5示出的延迟电路500与图3示出的锁定检测电路类似，其不同之处在于偏置电路。

图6示出根据本发明实施例的偏置电路503和延迟单元506。

根据本发明的当前实施例的偏置电路503包括：PMOS管MP60和MP61、NMOS管MN61和MN62以及偏置电阻器RBIAS。

PMOS管MP60的源极连接到电源，NMOS管MP60的漏极连接到NMOS管MN61的漏极，NMOS管MN61的漏极连接到NMOS管MN61的栅极，NMOS管MN61的源极接地；PMOS管MP61的源极连接到电源，PMOS管MP61的漏极连接到PMOS管MP61的栅极和NMOS管MN62的漏极，NMOS管MN62的源极通过偏置电阻器RBIAS接地；PMOS管MP60和MP61的栅极相连接，NMOS管MN61和MN62的栅极相连接。

偏置电路503正常工作时，PMOS管MP60、PMOS管MP61、NMOS管MN61和NMOS管MN62导通，PMOS管MP60的栅极电压DLY_TUP和NMOS管MN61的栅极电压DLY_TDN作为控制延迟单元506的偏置信号。

根据本发明的当前实施例的延迟单元506包括：PMOS管MP62和MP63、NMOS管MN63和MN64，其中，PMOS管MP63和NMOS管MN64构成延迟器件，PMOS管MP62和NMOS管MN63在偏置电路503的控制下对该延迟器件的负载电容进行充放电。

PMOS管MP62的栅极连接到PMOS管MP61的栅极，以接收偏置信号DLY_TUP。NMOS管MN63的栅极连接到NMOS管MN61的栅极，以接收偏置信号DLY_TDN。在DLY_TUP和DLY_TDN的控制下，相当于位于延迟器件的负载电容的两端的PMOS管MP62和NMOS管MN63对延迟器件的负载电容进行充放电。

通过DLY_TUP和DLY_TDN可以改变延迟单元506的延迟，进而改变延迟级504的延迟td，并最终改变延迟电路502的延迟TD。

在偏置电路503中，NMOS管MN61的跨导可被表示为下面的等式(2)：

$g_{\mathrm{mn}1}=\frac{1-\sqrt{(W_1/L_1)/(W_2/L_2)}}{R_{\mathrm{BIAS}}}$

其中，W₁/L₁表示NMOS管MN61的宽长比，W₂/L₂表示NMOS管MN62的宽长比，R_BIAS表示偏置电阻器RBIAS的电阻值。

因此，NMOS管MN61的跨导只由几何比率决定，与电源电压、工艺参数、温度或其他任何有很大可变性的参数无关。因为PMOS管MP60、PMOS管MP61、NMOS管MN61和NMOS管MN62都属于同一个自偏置网络，所以PMOS管MP60、PMOS管MP61和NMOS管MN62的跨导也是稳定的。由于MOS管的跨导的稳定性决定了流过该MOS管的电流的稳定性。因此，用于控制延迟单元506的电流DLY_TUP和DLY_TDN也是稳定的，不受电源电压、工艺参数、温度或其他任何有很大可变性的参数的影响。从而，延迟电路502可以获得稳定的延迟TD。

在现有技术中，使用一个电压来同时控制PMOS管和NMOS管，这样由于PMOS管和NMOS管的导通特性不同，PMOS管和NMOS管处于不完全的导通状态，导致流过延迟单元506的电流不稳定，影响了延迟精度。在本实施例中，通过PMOS管MP60、PMOS管MP61、NMOS管MN61和NMOS管MN62形成的偏置网络，能够分别针对PMOS管MP62和NMOS管MN63的导通特性，输出大小不同的控制电流DLY_TUP和DLY_TDN，从而克服了上述问题。

在另外的实施例中，延迟单元506中的PMOS管MP62或NMOS管MN63可以省略。此时，尽管充电和放电阶段的产生的延迟不是对称的，但是由于延迟时间的精确地取决于偏置电路产生的偏置信号，因此延迟单元506的总延迟时间仍是精确的。但这样的设计可能会导致延迟单元506或延迟级504的数量的增加，使得电路的尺寸增大。

图7示出根据本发明的另一实施例的偏置电路703。

图7示出的偏置电路703相对于图6示出的偏置电路503增加了用于启停偏置电路的启停电路和用于解除零状态的启动电路。

具体地说，所述启停电路包括：PMOS管MP73和NMOS管MN75。其中，PMOS管MP73的源极连接到电源，PMOS管MP73的漏极连接到PMOS管MP60的栅极，PMOS管MP73的栅极接收控制信号RSTB；NMOS管MN75的源极接地，NMOS管MN75的漏极连接到NMOS管MN61的栅极，NMOS管MN75的栅极接收控制信号RST。

当控制信号RSTB为高电平，控制信号RST为低电平时，PMOS管MP73和NMOS管MN75关断，偏置电路正常工作；当控制信号RSTB为低电平，控制信号RST为高电平时，PMOS管MP73和NMOS管MN75导通，PMOS管MP60和PMOS管MP61的栅极电压被拉高，NMOS管MN61和NMOS管MN62的栅极电压被拉低，偏置电路被停用。

所述启动电路包括：PMOS管MP72、NMOS管MN72、MN73和MN74。其中，PMOS管MP72的栅极与NMOS管MN74的栅极相连接，PMOS管MP72的源极连接到电源，PMOS管MP72的漏极连接到NMOS管MN74的漏极、NMOS管MN72的栅极以及NMOS管MN73的漏极，NMOS管MN74的源极接地，PMOS管MP72的栅极接收控制信号RST；NMOS管MN72的漏极连接到PMOS管MP61的漏极，NMOS管MN72的源极连接到NMOS管MN73的栅极以及NMOS管MN61的栅极，NMOS管MN73的源极接地。

偏置电路在正常工作时可能会存在零电流状态，导致偏置电路被停用，此时，DLY_TDN＝0，DLY_TUP＝VADD。在RST处于低电平时，PMOS管MP72导通。由于DLY_TDN＝0，DLY_TUP＝VADD，从而NMOS管MN72导通。NMOS管MN72的导通使得PMOS管MP61和NMOS管MN72构成电流回路。电流回路的存在，使得DLY_TUP的电平下拉。当DLY_TUP的电平下拉到PMOS管MP60能够正常导通的时候，DLY_TDN的电平也上拉到一定电平，从而使得NMOS管MN61、NMOS管MN62和NMOS管MN73都正常导通，NMOS管MN61和NMOS管MN62的导通使得自偏置环路消除零电流状态，NMOS管MN73的导通使得NMOS管MN72的栅极电平被下拉到零电平，从而有效关断NMOS管MN72。NMOS管MN72的关断，使得启动电路不影响偏置电路的正常工作。

在图7示出的偏置电路703中，还包括PMOS管MP71和NMOS管MN71。其中，PMOS管MP71的源极连接到电源，PMOS管MP71的漏极连接到NMOS管MN71的漏极，NMOS管MN71的源极接地，PMOS管MP71和NMOS管MN71的栅极相连接。

利用PMOS管MP71和NMOS管MN71来将控制信号RSTB转换为控制信号RST。当RSTB为高电平时，NMOS管MN71导通而PMOS管MP71关断，从而产生低电平的RST；当RSTB为低电平时，NMOS管MN71关断而PMOS管MP71关导通，从而产生高电平的RST。

本领域的技术人员应该理解，可使用其他电路来分别单独产生控制信号RSTB和RST。

此外，尽管在本发明中示出由PMOS管MP63和NMOS管MN64构成的反相器作为延迟器件，本领域的技术人员应该理解，可以使用其他延迟器件(例如，其他的类型的反相器、门电路等)替换PMOS管MP63和NMOS管MN64构成的延迟器件。PMOS管MP62和NMOS管MN63在偏置电路503的控制下对其他的延迟器件的负载电容进行充放电可以实现相同或类似的效果。

在本发明的锁定检测电路中，通过提供一种自偏置环路来提供用于控制延迟电路的延迟的偏置信号。该偏置信号的稳定性仅与构成自偏置环路的MOS管的自身尺寸有关，而与电源电压、工艺参数、温度和其他任何有很大可变性的参数无关，从而提高了延迟电路的延迟精度，进而改善了锁定检测电路的检测精度。

尽管已经参照其示例性实施例具体显示和描述了本发明，但是本领域的技术人员应该理解，在不脱离权利要求所限定的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (10)

1.一种锁相环电路的锁定检测电路，所述锁定检测电路包括或非门电路、延迟电路以及触发器，触发器基于或非门电路和延迟电路的输出信号来检测锁相环电路的锁定状态，延迟电路具有至少一个延迟单元和为所述至少一个延迟单元提供偏置信号的偏置电路，其特征在于：

所述偏置电路包括第一PMOS管(MP60)、第二PMOS管(MP61)、第一NMOS管(MN61)、第二NMOS管(MN62)以及偏置电阻器(RBIAS)，其中，

第一PMOS管的源极连接到电源，第一PMOS管的漏极连接到第一NMOS管的漏极和第一NMOS管的栅极，第一NMOS管的源极接地；第二PMOS管的源极连接到电源，第二PMOS管的漏极连接到第二PMOS管的栅极和第二NMOS管的漏极，第二NMOS管的源极通过偏置电阻器接地；第一PMOS管和第二PMOS管的栅极相连接，第一NMOS管和第二NMOS管的栅极相连接，

其中，第一PMOS管的栅极和第一NMOS的栅极处的电压中的至少一个作为所述偏置信号，

其中，所述偏置电路还包括零状态启动电路，所述零状态启动电路包括：第四PMOS管(MP72)、第四NMOS管(MN72)、第五NMOS管(MN73)和第六NMOS管(MN74)，

其中，第四PMOS管的栅极与第六NMOS管的栅极相连接，第四PMOS管的源极连接到电源，第四PMOS管的漏极连接到第六NMOS管的漏极、第四NMOS管的栅极以及第五NMOS管的漏极，第六NMOS管的源极接地，第四PMOS管的栅极接收第二信号；第四NMOS管的漏极连接到第二PMOS管的漏极，第四NMOS管的源极连接到第五NMOS管的栅极以及第二NMOS管的栅极，第五NMOS管的源极接地，

其中，当停用所述偏置电路时，第二信号为高电平；当启用所述偏置电路时，第二信号为低电平。

2.如权利要求1所述的锁定检测电路，其中，所述偏置电路还包括启停电路，所述启停电路包括：第三PMOS管(MP73)和第三NMOS管(MN75)，其中，第三PMOS管的源极连接到电源，第三PMOS管的漏极连接到第一PMOS管的栅极，第三PMOS管的栅极接收第一信号(RSTB)；第三NMOS管的源极接地，第三NMOS管的漏极连接到第一NMOS管的栅极，第三NMOS管的栅极接收第二信号(RST)。

3.如权利要求2所述的锁定检测电路，其中，当停用所述偏置电路时，第一信号为低电平；当启用所述偏置电路时，第一信号为高电平。

4.如权利要求2所述的锁定检测电路，其中，所述偏置电路还包括第五PMOS管(MP71)和第七NMOS管(MN71)，

其中，第五PMOS管的源极连接到电源，第五PMOS管的漏极连接到第七NMOS管的漏极，第七NMOS管的源极接地，第五PMOS管和第七NMOS管的栅极相连接，

其中，第五PMOS管的栅极接收第一信号，第五PMOS管的漏极输出第二信号。

5.如权利要求1所述的锁定检测电路，其中，所述至少一个延迟单元包括：第六PMOS管(MP62)和第八NMOS管(MN63)以及具有负载电容的延迟元件，

其中，第六PMOS管的源极连接到电源，第六PMOS管的漏极连接到所述负载电容的一端，第八NMOS管的漏极连接到所述负载电容的另一端，第六PMOS管的栅极连接到第一PMOS管的栅极，第八NMOS管的栅极连接到第一NMOS的栅极。

6.如权利要求1所述的锁定检测电路，其中，所述至少一个延迟单元包括：第六PMOS管(MP62)以及具有负载电容的延迟元件，

其中，第六PMOS管的源极连接到电源，第六PMOS管的漏极连接到所述负载电容的一端，所述负载电容的另一端接地，第六PMOS管的栅极连接到第一PMOS管的栅极。

7.如权利要求1所述的锁定检测电路，其中，所述至少一个延迟单元包括：第八NMOS管(MN63)以及具有负载电容的延迟元件，

其中，所述负载电容的一端连接到电源，第八NMOS管的漏极连接到所述负载电容的另一端，第八NMOS管的栅极连接到第一NMOS的栅极。

8.如权利要求5所述的锁定检测电路，其中，所述延迟元件是反相器。

9.如权利要求5所述的锁定检测电路，其中，所述延迟元件是门电路。

10.一种用于提供偏置信号的偏置电路，其特征在于包括：

第一PMOS管(MP60)、第二PMOS管(MP61)、第一NMOS管(MN61)、第二NMOS管(MN62)以及偏置电阻器(RBIAS)，其中，

第一PMOS管的源极连接到电源，第一PMOS管的漏极连接到第一NMOS管的漏极和第一NMOS管的栅极，第一NMOS管的源极接地；第二PMOS管的源极连接到电源，第二PMOS管的漏极连接到第二PMOS管的栅极和第二NMOS管的漏极，第二NMOS管的源极通过偏置电阻器接地；第一PMOS管和第二PMOS管的栅极相连接，第一NMOS管和第二NMOS管的栅极相连接，

其中，第一PMOS管的栅极和第一NMOS的栅极处的电压中的至少一个作为所述偏置信号，

其中，所述偏置电路还包括零状态启动电路，所述零状态启动电路包括：第四PMOS管(MP72)、第四NMOS管(MN72)、第五NMOS管(MN73)和第六NMOS管(MN74)，

其中，第四PMOS管的栅极与第六NMOS管的栅极相连接，第四PMOS管的源极连接到电源，第四PMOS管的漏极连接到第六NMOS管的漏极、第四NMOS管的栅极以及第五NMOS管的漏极，第六NMOS管的源极接地，第四PMOS管的栅极接收第二信号；第四NMOS管的漏极连接到第二PMOS管的漏极，第四NMOS管的源极连接到第五NMOS管的栅极以及第二NMOS管的栅极，第五NMOS管的源极接地，

其中，当停用所述偏置电路时，第二信号为高电平；当启用所述偏置电路时，第二信号为低电平。

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