CN115173837A - 一种产生高延迟的电路及装置 - Google Patents
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Abstract
本发明涉及一种小面积低功耗产生高延迟的电路，具体是一种产生高延迟的电路及装置，属于混合信号电路领域。本电路包括：第一反相模块、第二反相模块，以及同时与所述第一反相模块的输出端和所述第二反相模块的输入端连接的MOM电容CP；本发明解决了传统延迟电路利用尺寸面积换取延迟时间的问题，在同等尺寸面积下本发明能够获得更长(微秒甚至毫秒)的延迟时间；本发明利用有源器件去实现源简并和限流作用，且产生上述作用的有源器件均由自偏置电路提供偏置电压。另外，在版图设计中将不同金属层次实现的MOM电容覆盖在晶体管的上方，可以产生较大的寄生电容以进一步增加延迟。
Description
技术领域
本发明涉及一种小面积低功耗产生高延迟的电路，具体是一种产生高延迟的电路及装置。
背景技术
集成电路设计中通常会使用到延迟电路，譬如为优化控制信号开启先后顺序而引入的控制信号延迟。这种控制信号延迟可能在微秒(us)甚至毫秒(ms)级别，如果采用普通的的反相器或者电阻电容(RC)延迟电路则会耗费较大的晶体管尺寸或者电阻电容面积。在需求较多延迟电路的设计情况下，如此之大的尺寸面积相对芯片整体面积而言是不可接受的。因此在有限的尺寸面积下设计出较大的延迟时间是有设计挑战的。
图1所示的为传统基于反相器链的延迟电路，假设每一级反相器提供固定的延时Td，这样N级反相器可以提供N*Td时间长的延迟。由于一般设计中单级反相器的延迟在ps量级，这样如果需要微秒甚至毫秒级别的延迟，将会需要非常多个反相器。这样总体尺寸面积仍不容乐观。
图2所示的为传统基于电阻电容的延迟电路，即RC低通滤波将会使输入信号在时域上产生一个相位延迟。同样如果要获得微秒甚至毫秒级别的延迟，电阻与电容的乘积必将很大，受某些工艺中电阻方块值和电容密度的影响，折算出来的电阻和电容面积会很大。
图3所示的为传统改进型基于反相器链的延迟电路，改进主要集中在2点，一是利用倒比管去设计反相器，不论晶体管工作在线性区或者饱和区，晶体管的漏极电流和它的尺寸成正比例关系，这样利用倒比管(即晶体管的沟长远大于沟宽)每一级反相器的驱动能力会大大降低。第二点则是在利用倒比管的基础上将晶体管堆叠在一起，显而易见堆叠在一起的晶体管等效于一个宽度减小后的晶体管。比如将两个宽长比均为W/L的晶体管堆叠在一起，那么其等效为一个宽长比为W/(2L)的晶体管；如果将三个宽长比均为W/L的晶体管堆叠在一起，那么其等效为一个宽长比为W/(3L)的晶体管，以此类推。改进后的反相器链相比于图1能获得更长的延迟时间，但是总体尺寸不可避免的增加了。
图4所示的为传统改进型基于电阻电容的延迟电路，改进在于驱动RC的反相器同样利用了倒比管和堆叠，虽然延迟时间增加但尺寸同样增加了。
综上所述，现有技术的中的延时电路无法在有限的尺寸面积内进行更进一步的增大所需的延迟时间，从而减小充放电电流、且延长了信号上升下降时间。
发明内容
发明目的：提供一种产生高延迟的电路及装置，解决上述提到的现有技术中的延时电路尺寸面积大，且获得的延迟时间小，且充放电电流过大，从而无法延长信号上升下降时间的问题。
技术方案：一种产生高延迟的电路及装置，包括：第一反相模块、第二反相模块，以及同时与所述第一反相模块的输出端和所述第二反相模块的输入端连接的MOM电容CP。
在进一步的实施例中，所述第一反相模块包括：PMOS管MP1和NMOS管MN1；所述PMOS管MP1的栅极和所述NMOS管MN1的栅极连接且输入信号；
所述第二反相模块包括：PMOS管MP2和NMOS管MN2；所述PMOS管MP2的栅极和所述NMOS管MN2的栅极连接且于所述MOM电容CP的一端连接
在进一步的实施例中，所述PMOS管MP1的源极和所述NMOS管MN1的源极分别连接有电阻RPS1和电阻RNS1；所述PMOS管MP1的漏极和所述NMOS管MN1的漏极分别连接有电阻RPC1和电阻RNC1；所述电阻RPS1的一端与所述PMOS管MP1的源极连接、另一端接地；所述电阻RNS1的一端与所述PMOS管MP2的源极连接、另一端连接变频器INV1；所述电阻RPC1的一端与所述PMOS管MP1的漏极连接，所述电阻RNC1的一端与所述PMOS管MN1的漏极连接，所述电阻RPC1的另一端与所述电阻RNC1的另一端连接且与所述MOM电容CP的一端连接；
所述PMOS管MP2的源极和所述NMOS管MN2的源极分别连接有电阻RPS2和电阻RNS2；所述PMOS管MP2的漏极和所述NMOS管MN2的漏极分别连接有电阻RPC2和电阻RNC2；所述电阻RPS2的一端与所述PMOS管MP2的源极连接、另一端接地；所述电阻RNS2的一端与所述PMOS管MP2的源极连接、另一端连接变频器INV2；所述电阻RPC2的一端与所述PMOS管MP2的漏极连接，所述电阻RNC2的一端与所述PMOS管MN2的漏极连接，所述电阻RPC2的另一端与所述电阻RNC2的另一端连接且输出电流。
在进一步的实施例中，所述MOM电容CP的另一端接地。
在进一步的实施例中，所述PMOS管MP1的源极连接有PMOS管MPS1、其漏极连接有PMOS管MPC1；所述PMOS管MP1的源极连接有PMOS管MPS2、其漏极连接有PMOS管MPC2；所述NMOS管MN1的漏极连接有NMOS管MNC1、其源极连接有NMOS管MNS1；所述NMOS管MN2的漏极连接有NMOS管MNC2、其源极连接有NMOS管MNS2；
所述PMOS管MPS1的源极和所述PMOS管MPS2均接地，所述PMOS管MPC1的漏极和所述NMOS管MNC1的漏极连接且与所述MOM电容CP的一端连接，所述PMOS管MPC2的漏极和所述NMOS管MNC2的漏极连接且输出信号，所述NMOS管MNS1的源极连接变频器INV1，所述NMOS管MNS2的源极连接变频器INV2。
在进一步的实施例中，延时电路外接自偏置电路；所述自偏置电路有两个PMOS管和两个NMOS管组成；
所述自偏置电路为PMOS管MPS1、PMOS管MPS2提供偏置电压V3，为PMOS管MPC1、PMOS管MPC2、NMOS管MNC1、NMOS管MNC2提供偏置电压V2，为NMOS管MNS1、NMOS管MNS2提供偏置电压V1。
在进一步的实施例中，所述延时电路与所述自偏置电路外接可编程线性稳压源。
在进一步的实施例中，所述MOM电容CP为版图中利用未使用的金属层设计，且覆盖晶体管的上方，从而可以产生较大的寄生电容以增加每一级的驱动负载。
第二方面，一种产生高延迟的电路的装置，包括上述所述的产生高延迟的电路。
有益效果：本发明涉及一种小面积低功耗产生高延迟的电路，具体是一种产生高延迟的电路及装置，本电路包括：第一反相模块、第二反相模块，以及同时与所述第一反相模块的输出端和所述第二反相模块的输入端连接的MOM电容CP；相比于传统的延迟电路实现方式，本发明中只利用了有源器件即晶体管，它能够在同等面积下得到更长(微秒甚至毫秒)的延迟，且此电路产生的延迟受工艺偏差、温度和电源电压变化的影响远小于传统的基于反相器链或者基于电阻电容的延迟电路，本发明利用基于有源器件的源简并方法降低晶体管的等效跨导，这样可以减小充放电电流以延长信号上升下降时间；同时在晶体管的漏端增加有源器件实现的等效电阻以产生限流作用，源简并作用的有源器件以及漏端等效电阻作用的有源器件均由自偏置电路提供偏置电压，调整自偏置电路的分压关系即可以调整源简并作用的有源器件以及漏端等效电阻作用的有源器件的等效阻抗，既可以进一步的调整延迟大小,在版图设计中，将不同金属层次实现的MOM电容覆盖在晶体管的上方，这样可以产生较大的寄生电容以增加每一级的驱动负载。
同时本发明中的延时电路具有以下优点：
1.全部利用有源器件，所以面积小；
2.利用有源器件代替电阻实现源简并以及漏端限流，因此电路可以产生很大的延迟；
3.PMOS管MPS1、PMOS管MPS2、PMOS管MPC1、PMOS管MPC2、NMOS管MNC1、NMOS管MNC2、NMOS管MNS1、NMOS管MNS2的栅极电压由自偏置电路产生，调整自偏置电路产生的电压V1/V2/V3大小，可以改变源简并以及漏端限流有源器件的等效阻抗。
附图说明
图1是传统基于反相器链的延迟电路。
图2是传统基于电阻电容的延迟电路。
图3是传统改进型基于倒比管反相器链的延迟电路。
图4是传统改进型基于电阻电容的延迟电路。
图5是本发明的实现思路电路图。
图6是本发明的延迟电路。
图7是本发明的利用线性稳压源供电的延迟电路。
图8是本发明的改进后的延迟电路。
图9是不同的延迟产生电路与本发明延时电路的仿真对比。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施；在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
如图5所示，实施例1：
一种产生高延迟的电路，包括：第一反相模块、第二反相模块，以及同时与所述第一反相模块的输出端和所述第二反相模块的输入端连接的MOM电容CP。
在一个实施例中，所述第一反相模块包括：PMOS管MP1和NMOS管MN1；所述PMOS管MP1的栅极和所述NMOS管MN1的栅极连接且输入信号；
所述第二反相模块包括：PMOS管MP2和NMOS管MN2；所述PMOS管MP2的栅极和所述NMOS管MN2的栅极连接且于所述MOM电容CP的一端连接；
在上述中，利用源简并方法降低晶体管的等效跨导，这样可以减小充放电电流以延长信号上升下降时间。
在一个实施例中，所述PMOS管MP1的源极和所述NMOS管MN1的源极分别连接有电阻RPS1和电阻RNS1；所述PMOS管MP1的漏极和所述NMOS管MN1的漏极分别连接有电阻RPC1和电阻RNC1；所述电阻RPS1的一端与所述PMOS管MP1的源极连接、另一端接地；所述电阻RNS1的一端与所述PMOS管MP2的源极连接、另一端连接变频器INV1；所述电阻RPC1的一端与所述PMOS管MP1的漏极连接，所述电阻RNC1的一端与所述PMOS管MN1的漏极连接，所述电阻RPC1的另一端与所述电阻RNC1的另一端连接且与所述MOM电容CP的一端连接。
在一个实施例中，所述PMOS管MP2的源极和所述NMOS管MN2的源极分别连接有电阻RPS2和电阻RNS2；所述PMOS管MP2的漏极和所述NMOS管MN2的漏极分别连接有电阻RPC2和电阻RNC2；所述电阻RPS2的一端与所述PMOS管MP2的源极连接、另一端接地；所述电阻RNS2的一端与所述PMOS管MP2的源极连接、另一端连接变频器INV2；所述电阻RPC2的一端与所述PMOS管MP2的漏极连接，所述电阻RNC2的一端与所述PMOS管MN2的漏极连接，所述电阻RPC2的另一端与所述电阻RNC2的另一端连接且输出电流。
在上述中，在每个晶体管的漏极增加电阻以产生限流作用。
在一个实施例中，所述MOM电容CP的另一端接地。
如图6所示，实施例2：
利用设计技巧，本发明可以进一步优化尺寸面积，图6所示的是改进后的发明电路，为了进一步减小尺寸面积，图6中用有源电阻代替无源电阻；
在一个实施例中，所述PMOS管MP1的源极连接有PMOS管MPS1、其漏极连接有PMOS管MPC1；所述PMOS管MP1的源极连接有PMOS管MPS2、其漏极连接有PMOS管MPC2；所述NMOS管MN1的漏极连接有NMOS管MNC1、其源极连接有NMOS管MNS1；所述NMOS管MN2的漏极连接有NMOS管MNC2、其源极连接有NMOS管MNS2；
所述PMOS管MPS1的源极和所述PMOS管MPS2均接地，所述PMOS管MPC1的漏极和所述NMOS管MNC1的漏极连接且与所述MOM电容CP的一端连接，所述PMOS管MPC2的漏极和所述NMOS管MNC2的漏极连接且输出信号，所述NMOS管MNS1的源极连接变频器INV1，所述NMOS管MNS2的源极连接变频器INV2。
在一个实施例中，图6中PMOS管MPS1实现图5中的电阻RPS1，PMOS管MPC1实现电阻RPC1，NMOS管MNC1实现电阻RNC1，NMOS管MNS1实现电阻RNS1，PMOS管MPS2实现电阻RPS2，PMOS管MPC2实现电阻RPC2，NMOS管MNC2实现电阻RNC2，NMOS管MNS2实现电阻RNS2。
在一个实施例中，延时电路外接自偏置电路；所述自偏置电路有两个PMOS管和两个NMOS管组成；
所述自偏置电路为PMOS管MPS1、PMOS管MPS2提供偏置电压V3，为PMOS管MPC1、PMOS管MPC2、NMOS管MNC1、NMOS管MNC2提供偏置电压V2，为NMOS管MNS1、NMOS管MNS2提供偏置电压V1；调整自偏置电路产生的电压V1/V2/V3大小，可以改变源简并以及漏端限流有源器件的等效阻抗。
如图7所示，实施例3：
在一个实施例中，所述延时电路与所述自偏置电路外接可编程线性稳压源。
在一个实施例中，所述MOM电容CP为版图中利用未使用的金属层设计，且覆盖晶体管的上方，从而可以产生较大的寄生电容以增加每一级的驱动负载。
如图8所示，实施例4：
若想获得更大的延迟还可以或者将倒比管和晶体管堆叠方法应用在电路中。
如图9所示，实施例5：
同样面积限制下(40um*10um)，传统倒比管反相器链产生的延迟信号out3，传统RC产生的延迟信号out2，本专利发明电路产生的延迟信号out1。In是输入信号，可以看出传统倒比管反相器链产生603.3ns延迟，传统RC产生301.5ns延迟，本专利发明电路产生3556ns延迟
实施例5：
一种产生高延迟的电路的装置，包括上述中产生高延迟的电路。
以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。
Claims (9)
1.一种产生高延迟的电路，其特征在于，包括：
第一反相模块、第二反相模块，以及同时与所述第一反相模块的输出端和所述第二反相模块的输入端连接的MOM电容CP；
所述第一反相模块和第二反相模块的结构相同、均由晶体管构成；
所述晶体管采用源简并方法、其每个晶体管的源极连接电阻，从而降低晶体管的等效跨导；
每个晶体管的漏极连接有电阻以产生限流作用。
2.根据权利要求1所述一种产生高延迟的电路，其特征在于，
所述第一反相模块包括：PMOS管MP1和NMOS管MN1；所述PMOS管MP1的栅极和所述NMOS管MN1的栅极连接且输入信号；
所述第二反相模块包括：PMOS管MP2和NMOS管MN2；所述PMOS管MP2的栅极和所述NMOS管MN2的栅极连接且于所述MOM电容CP的一端连接。
3.根据权利要求2所述一种产生高延迟的电路，其特征在于，
所述PMOS管MP1的源极和所述NMOS管MN1的源极分别连接有电阻RPS1和电阻RNS1；所述PMOS管MP1的漏极和所述NMOS管MN1的漏极分别连接有电阻RPC1和电阻RNC1；所述电阻RPS1的一端与所述PMOS管MP1的源极连接、另一端接地；所述电阻RNS1的一端与所述PMOS管MP2的源极连接、另一端连接变频器INV1；所述电阻RPC1的一端与所述PMOS管MP1的漏极连接，所述电阻RNC1的一端与所述PMOS管MN1的漏极连接，所述电阻RPC1的另一端与所述电阻RNC1的另一端连接且与所述MOM电容CP的一端连接；
所述PMOS管MP2的源极和所述NMOS管MN2的源极分别连接有电阻RPS2和电阻RNS2；所述PMOS管MP2的漏极和所述NMOS管MN2的漏极分别连接有电阻RPC2和电阻RNC2；所述电阻RPS2的一端与所述PMOS管MP2的源极连接、另一端接地；所述电阻RNS2的一端与所述PMOS管MP2的源极连接、另一端连接变频器INV2；所述电阻RPC2的一端与所述PMOS管MP2的漏极连接，所述电阻RNC2的一端与所述PMOS管MN2的漏极连接，所述电阻RPC2的另一端与所述电阻RNC2的另一端连接且输出电流。
4.根据权利要求1所述一种产生高延迟的电路，其特征在于，
所述MOM电容CP的另一端接地。
5.根据权利要求2所述一种产生高延迟的电路，其特征在于，
所述PMOS管MP1的源极连接有PMOS管MPS1、其漏极连接有PMOS管MPC1；所述PMOS管MP1的源极连接有PMOS管MPS2、其漏极连接有PMOS管MPC2；所述NMOS管MN1的漏极连接有NMOS管MNC1、其源极连接有NMOS管MNS1；所述NMOS管MN2的漏极连接有NMOS管MNC2、其源极连接有NMOS管MNS2；
所述PMOS管MPS1的源极和所述PMOS管MPS2均接地，所述PMOS管MPC1的漏极和所述NMOS管MNC1的漏极连接且与所述MOM电容CP的一端连接，所述PMOS管MPC2的漏极和所述NMOS管MNC2的漏极连接且输出信号，所述NMOS管MNS1的源极连接变频器INV1，所述NMOS管MNS2的源极连接变频器INV2。
6.根据权利要求5所述一种产生高延迟的电路，其特征在于，
延时电路外接自偏置电路；所述自偏置电路有两个PMOS管和两个NMOS管组成；
所述自偏置电路为PMOS管MPS1、PMOS管MPS2提供偏置电压V3，为PMOS管MPC1、PMOS管MPC2、NMOS管MNC1、NMOS管MNC2提供偏置电压V2，为NMOS管MNS1、NMOS管MNS2提供偏置电压V1。
7.根据权利要求6所述一种产生高延迟的电路，其特征在于，
所述延时电路与所述自偏置电路外接可编程线性稳压源。
8.根据权利要求1所述一种产生高延迟的电路，其特征在于，
所述MOM电容CP为版图中利用未使用的金属层设计，且覆盖晶体管的上方，从而可以产生较大的寄生电容以增加每一级的驱动负载。
9.一种产生高延迟的电路的装置，其特征在于，包括权利要求1至8中任一项所述的产生高延迟的电路。
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