CN114759906A - 一种精度可调二倍频电路结构 - Google Patents

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CN114759906A CN202210547941.1A CN202210547941A CN114759906A CN 114759906 A CN114759906 A CN 114759906A CN 202210547941 A CN202210547941 A CN 202210547941A CN 114759906 A CN114759906 A CN 114759906A
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陈肃
夏建宝
陈志明
田杰峰
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钟旭恒
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Abstract

本发明属于倍频电路设计技术领域，具体提供一种精度可调二倍频电路结构，包括：可编程延时单元、倍频器、伪反相器及电荷泵；时钟源信号先经过可编程延时单元进行占空比粗调，然后经过倍频器进行信号倍频得到倍频时钟信号，最后将所述倍频时钟信号作为输入信号输入至伪反相器；所述伪反相器用于将所述输入信号处理后输出占空比为50％的时钟信号；所述电荷泵与所述伪反相器的输出端连接，用以检测输入时钟信号的占空比，并反馈调节所述伪反相器以辅助调节所述伪反相器输出占空比为50％的时钟信号。该方案具备结构简单、频率可调整范围比较宽、低功耗以及占空比可调的特点，在低功耗、高精度、高速的应用下均能够起到不可或缺的作用。

Description

一种精度可调二倍频电路结构
技术领域
本发明涉及倍频电路设计技术领域，更具体地，涉及一种精度可调二倍频电路结构。
背景技术
倍频器(Frequency Double)是目前用以将时钟信号进行频率倍增的主要结构形式，是模拟系统与数字系统中提供系统时钟的关键部件，其基于参考时钟产生高速，高精度，宽校准范围的输出倍频时钟，并通过占空比调节环路的加持，能够使得倍频时钟的占空比稳定在50％，由于其在精度、速度、功耗和成本方面具有综合优势，被广泛应用于工业控制、通信、导航以微处理器等科学研究领域。
传统的倍频器的实现方式之一是锁相环法，这种方法可以将输入频率进行多倍放大，并且也具备较高的集成度，但仅仅是应用于对输入频率进行二倍频处理显然硬件消耗过大、IP面积过大、功耗过大。倍频的另一种方法是谐波选择法，这种方法的最大优点是得到的频率基准源的相位噪声，但这种方法存在明显的技术难度，就是频率不容易做到很高的倍数，且需要采用电感等有源器件，不适用于传统的微处理器的芯片设计。
发明内容
本发明针对现有技术中存在的传统的倍频器的实现方式性价比低的技术问题。
本发明提供了一种精度可调二倍频电路结构，包括：可编程延时单元、倍频器、伪反相器及电荷泵；
时钟源信号先经过可编程延时单元进行占空比粗调，然后经过倍频器进行信号倍频得到倍频时钟信号，最后将所述倍频时钟信号作为输入信号输入至伪反相器；
所述伪反相器用于将所述输入信号处理后输出占空比为50％的时钟信号；
所述电荷泵与所述伪反相器的输出端连接，用以检测输入时钟信号的占空比，并反馈调节所述伪反相器以辅助调节所述伪反相器输出占空比为50％的时钟信号。
优选地，所述二倍频电路结构还包括反向分流电路，所述反向分流电路包括反相器和传输门，将时钟源信号分成两路分别经过反相器和传输门，然后分别通过可编程延时单元进行占空比粗调，最后通过所述倍频器进行信号倍频得到倍频时钟信号。
优选地，所述伪反相器包括晶体管MN1及晶体管MP1；
所述倍频时钟信号分别接入至晶体管MN1及晶体管MP1的栅极，晶体管MN1的漏极与晶体管MN1的漏极连接后作为输出端。
优选地，所述伪反相器还包括电阻R1及电阻R2；
所述倍频时钟信号分别接入至晶体管MN1及晶体管MP1的栅极，晶体管MN1的漏极与电阻R2连接，晶体管MN1的源极接地，晶体管MP1的源极接电源，晶体管MN1的漏极与电阻R1连接，电阻R1与电阻R2并接后分别接晶体管MN2及晶体管MP2的栅极。
优选地，所述电荷泵采用共源共栅型电流镜用以镜像电流。
优选地，所述电荷泵包括晶体管MN2及晶体管MP2；
所述晶体管MN2及晶体管MP2的栅极连接以接入所述伪反相器的输出端，晶体管MN2的漏极与晶体管MP2的漏极连接后输出，晶体管MN2的源极接地，晶体管MP2的源极接电源。
优选地，所述电荷泵还包括电阻R3和电阻R4；
所述晶体管MN2的漏极与电阻R4连接，晶体管MN2的源极接地，晶体管MP2的源极接电源，晶体管MP2的漏极与电阻R3连接，电阻R3与电阻R4并接后输出；
电阻R1与电阻R2并接后通过电容C1接地，电阻R3与电阻R4并接后通过电容C2接地。
优选地，所述二倍频电路结构还包括反馈电路，所述反馈电路包括晶体管MN0及晶体管MP0，晶体管MN0的源极接地，晶体管MN0漏极与晶体管MN1的源极连接，晶体管MP0的漏极与晶体管MP1的源极连接，晶体管MP0的源极接电源；
晶体管MN2的漏极与晶体管MP2的漏极连接后输出形成反馈控制电压信号VC，所述反馈控制电压信号VC接入至晶体管MN0的栅极及晶体管MP0的栅极。
优选地，所述倍频器用于先将经过占空比粗调后存在延迟的时钟信号去反后，再原时钟进行或非操作，最后得到频率为时钟源信号频率两倍的延迟时钟。
优选地，所述倍频时钟信号的占空比范围在30％至70％区间内。
有益效果：本发明提供的一种精度可调二倍频电路结构，包括：可编程延时单元、倍频器、伪反相器及电荷泵；时钟源信号先经过可编程延时单元进行占空比粗调，然后经过倍频器进行信号倍频得到倍频时钟信号，最后将所述倍频时钟信号作为输入信号输入至伪反相器；所述伪反相器用于将所述输入信号处理后输出占空比为50％的时钟信号；所述电荷泵与所述伪反相器的输出端连接，用以检测输入时钟信号的占空比，并反馈调节所述伪反相器以辅助调节所述伪反相器输出占空比为50％的时钟信号。第一部分的电路不存在静态功耗，而第二部分中仅有电荷泵的电流镜偏置需要静态电流，故总功耗较低；整个电路结构规模较小，故总面积较小，电路结构简单；通过数模混合共同调节输出信号的占空比，故可以使输出的占空比能够稳定在50％左右，满足应用要求；所处理的时钟信号均来源于相位噪声低、稳定性好的晶振，故最终的输出倍频时钟的频率也依旧稳定且相位噪声低。
该方案采用可编程延时单元与数字逻辑单元，有效的对输入时钟信号进行倍频操作，同时对倍频时钟信号的占空比进行了粗调，更大程度上，加快了模拟系统的操作时间，以及减轻了模拟系统的调节占空比范围过大所引入的额外的硬件开销。具备结构简单、频率可调整范围比较宽、低功耗以及占空比可调的特点，在低功耗、高精度、高速的应用下均能够起到不可或缺的作用。
附图说明
图1为本发明提供的一种精度可调二倍频电路结构设计原理图；
图2为本发明提供的可编程延时单元的功能原理图；
图3为本发明提供的可编程延时单元的电路设计原理图；
图4为本发明提供的倍频器的数字电路部分原理图；
图5为本发明提供的占空比调整电路的结构图；
图6为本发明提供的占空比调整电路中电荷泵的原理图；
图7为本发明提供的可编程延时单元的波形图；
图8为本发明提供的输入时钟二倍频的数字电路的波形图；
图9为本发明提供的电荷泵电路的工作原理波形图；
图10为本发明提供的电荷泵电路的工作原理波形图。
具体实施方式
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。
如图1至图10所示，本发明实施例提供了一种精度可调二倍频电路结构，包括：可编程延时单元、倍频器、伪反相器及电荷泵；时钟源信号先经过可编程延时单元进行占空比粗调，然后经过倍频器进行信号倍频得到倍频时钟信号，最后将所述倍频时钟信号作为输入信号输入至伪反相器；所述伪反相器用于将所述输入信号处理后输出占空比为50％的时钟信号；所述电荷泵与所述伪反相器的输出端连接，用以检测输入时钟信号的占空比，并反馈调节所述伪反相器以辅助调节所述伪反相器输出占空比为50％的时钟信号。第一部分的电路不存在静态功耗，而第二部分中仅有电荷泵的电流镜偏置需要静态电流，故总功耗较低；整个电路结构规模较小，故总面积较小，电路结构简单；通过数模混合共同调节输出信号的占空比，故可以使输出的占空比能够稳定在50％左右，满足应用要求；所处理的时钟信号均来源于相位噪声低、稳定性好的晶振，故最终的输出倍频时钟的频率也依旧稳定且相位噪声低。
具体地，采用数字可编程延时单元与数字逻辑电路(倍频器)获得倍频后且占空比范围为30％至70％的时钟信号；利用电荷泵级联滤波器对经过调整占空比时钟进行采样，并转换为控制电压VC；利用伪反相器串和控制电压VC对上阶段所产生的倍频时钟进行精准调整。不同于传统倍频电路，该电路的实现容易，功耗低，响应时间快，且在不同温度、电压和制作工艺的条件下均能够稳定工作，具有较强的兼容性和实用性。
采用模拟电路构成的负反馈系统来进一步调节输出时钟的占空比，在保证较低的功耗的前提下，能够快速的对输出的倍频时钟进行占空比调节，使其满足应用要求。
该方案采用可编程延时单元与数字逻辑单元，有效的对输入时钟信号进行倍频操作，同时对倍频时钟信号的占空比进行了粗调，更大程度上，加快了模拟系统的操作时间，以及减轻了模拟系统的调节占空比范围过大所引入的额外的硬件开销。具备结构简单、频率可调整范围比较宽、低功耗以及占空比可调的特点，在低功耗、高精度、高速的应用下均能够起到不可或缺的作用。
优选的方案，如图1所示，二倍频电路结构还包括反向分流电路，所述反向分流电路包括反相器和传输门，将时钟源信号分成两路分别经过反相器和传输门，然后分别通过可编程延时单元进行占空比粗调，最后通过所述倍频器进行信号倍频得到倍频时钟信号。
在一个具体的实施场景中，本发明所采用的倍频器结构可按照功能划分为两个部分(见图1)，其中第一个部分的电路包括倍频逻辑电路和占空比粗调电路(FrequencyDouble And Duty-cycle Adjust)，第二个部分的电路包括占空比细调电路(Duty-cycleAdjust)。
在第一个部分的电路中主要负责将输入的时钟信号先后经过可编程延时单元和倍频器。通过可编程延时单元对时钟信号进行占空比粗调后，然后经过倍频器对时钟信号进行倍频得到相应的倍频时钟信号，并且该倍频时钟信号的占空比大约处于30％至70％区间内。经过占空比粗调后的倍频时钟信号可以减轻后续电路设计的难度。
在第二个部分的电路中主要负责将经过占空比粗调后和倍频后的倍频时钟信号进行更进一步的占空比细调，并最终将细调完成后的时钟信号经过驱动后输出，完成整个过程。在下文中将分别将这两个部分中的关键过程进行详细的阐述。
图1中的第一个部分可以按照功能划分为两个电路，其一为可编程延时产生电路部分，即可编程延时单元，见图2；另一个为输入时钟二倍频的数字电路部分，即倍频器，见图4。接下来对该部分进行详细说明。
图2中，输入端口clkin用以输入时钟源信号，对应图1中的A和B点(A，B两点的频率相等、方向相反)，为了保证该输入时钟源信号的频率漂移更小、时钟抖动更小和相位噪声更小往往需要采用晶体振荡器，以提供稳定的频率。为了保证A和B点的时钟信号的相位接近，图1中在输入和B点之间插入一个传输门，用以模拟反相器INV1的延迟时间。输入控制信号DP<X：0>，是通过数字部分的寄存器或者FLASH等存储单元写入，用以决定延时单元的接入数量从而改变最终的延时时间。输出端口clkout是可编程延时产生电路部分的输出端口，对应图1中的C和D点。
假设每一个延时单元的延时时间固定为“2ns”输入控制信号DP<X：0>＝0000…0010，那么仅有DP<1>＝1，即控制位PD<1>所对应的开关导通，而其余的控制位所对应的开关断开，那么所接入的延时单元为2个，若忽略开关、buffer所引入的延时，则由输入时钟信号clkin至输出时钟信号clkout的延时为4ns。由此可知，合理地设置配置控制信号DP<X：0>，就可以得到所需要的延迟时间。
图7中，控制信号DP<0>、DP<1>和DP<2>分别对应三个不同的延迟时间，设单位延迟时间为dt，那么DP<0>至DP<2>分别所对应的延迟时间为：dt、2dt和3dt。在实际电路中还可以将延时时间设置的更加小，控制位设置的更加精细，用于对不同批次芯片中的电路进行修调。
在常见的工艺进程下，反相器的延时时间大约为50ps左右，为了提高延时时间，本发明采用RC反相器作为伪反相器(见图3)来实现延时。图3中，电阻R1、R2、R3和R4分别与电容C1和C2构成RC延时单元，假设输入时钟信号CLK_IN由高电平转换为低电平，此时晶体管MN1关闭，晶体管MP1导通，节点A存在电容C1和寄生电容，电位无法突变，故节点A依旧保持低电位，并且此时晶体管MP1应工作于饱和区，那么此时由电源流经晶体管MP1和电阻R1至节点A的电流最大值为
Figure BDA0003653099390000081
由于引入电阻R1，所以充电电流减小。随着节点A的电位逐渐升高，晶体管MN2的VGS电压逐渐增大，而晶体管MP2的VGS电压逐渐减小，当晶体管MN2的下拉电流能力大于晶体管MP2的上拉电流能力时，输出端CLK OUT开始放电。相比较于未增加RC的反相器来说，本发明所采用的反相器的延时时间更长，且延时时间随工艺的影响更小。
具体地，伪反相器包括晶体管MN1及晶体管MP1；所述倍频时钟信号分别接入至晶体管MN1及晶体管MP1的栅极，晶体管MN1的漏极与晶体管MN1的漏极连接后作为输出端。
更优选的方案，伪反相器还包括电阻R1及电阻R2；
所述倍频时钟信号分别接入至晶体管MN1及晶体管MP1的栅极，晶体管MN1的漏极与电阻R2连接，晶体管MN1的源极接地，晶体管MP1的源极接电源，晶体管MN1的漏极与电阻R1连接，电阻R1与电阻R2并接后分别接晶体管MN2及晶体管MP2的栅极。
可编程延时单元的输出时钟信号将输入至第二级电路进行处理，第二级电路包括倍频器的数字电路，其关键节点的信号波形图，见图8。结合图4和图8进行阐述，该数字电路就是将经过上一级电路后存在延迟的时钟信号去反后，再原时钟进行或非操作，取出延迟时钟，图4中的a和b两点即为最终取出来延迟时钟，其波形图可参考图8。由于a和b存在180°的相位差，故将a和b进行相或，即得到了频率为时钟源信号频率两倍的延迟时钟，并且该时钟为输入时钟(即时钟源信号)频率的两倍。经过上述分析，可知在第一个部分中可以通过可编程延时产生电路来决定倍频后时钟的占空比，实现占空比粗调后的时钟信号。
倍频后的倍频时钟信号将进一步进行占空比细调，抽象出的占空比调整电路，见图5。图5为带有反馈调节的伪反相器。图5中伪反相器(Pseudo Inv)用以调节占空比，而电荷泵用以检测输入时钟信号的占空比，本发明中的电荷泵(Charge Pump)，见图6。为了保证电荷泵充电电流和放电电流能够尽可能相等，所设计的电荷泵选择采用共源共栅型电流镜用以镜像电流，增加了电流精度，但同时将使得电源电压受到限制，过低的电源电压将会导致电荷泵中的电流镜的部分晶体管工作于线性区，使得性能打大折扣。其中共源共栅型电流镜为现有技术，且该共源共栅型电流镜的电路结构如图6所示，本领域的技术人员可以通过图直接复现。
具体地，电荷泵包括晶体管MN2及晶体管MP2；所述晶体管MN2及晶体管MP2的栅极连接以接入所述伪反相器的输出端，晶体管MN2的漏极与晶体管MP2的漏极连接后输出，晶体管MN2的源极接地，晶体管MP2的源极接电源。
更为优选的方案，电荷泵还包括电阻R3和电阻R4；
所述晶体管MN2的漏极与电阻R4连接，晶体管MN2的源极接地，晶体管MP2的源极接电源，晶体管MP2的漏极与电阻R3连接，电阻R3与电阻R4并接后输出；电阻R1与电阻R2并接后通过电容C1接地，电阻R3与电阻R4并接后通过电容C2接地。
图5中，伪反相器Pseudo Inv的端口clk为该结构的输入端，用以接收前一个部分所产生的倍频时钟信号；端口fclk为整个系统的输出端口，用以输出倍频后且占空比为50％的时钟信号。
优选的方案，二倍频电路结构还包括反馈电路，所述反馈电路包括晶体管MN0及晶体管MP0，晶体管MN0的源极接地，晶体管MN0漏极与晶体管MN1的源极连接，晶体管MP0的漏极与晶体管MP1的源极连接，晶体管MP0的源极接电源；晶体管MN2的漏极与晶体管MP2的漏极连接后输出形成反馈控制电压信号VC，所述反馈控制电压信号VC接入至晶体管MN0的栅极及晶体管MP0的栅极。
其中，输入的到伪反相器的倍频时钟信号存在三种方式，其简化的波形图，见图9和图10。
图9中，第一种情况，若输入的倍频时钟信号的占空比低于阈值时，以致电荷泵的P管导通时间大于N管导通时间，那么反馈控制电压VC将持续下降，同时，图10中伪反相器的P晶体管电流将大于N晶体管电流，这将使得伪反相器的输出时钟信号的占空比逐渐变大并最终趋近于50％；第二种情况，若输入的倍频时钟信号的占空比等于50％，那么电荷泵所输出的控制电压VC＝VDD/2，伪反相器相当于一个常规的反相器；第三种情况，若输入的倍频时钟信号的占空比较高时，导致电荷泵的P管导通时间小于N管导通时间，那么控制电压VC将持续上升，最终经过伪反相器将会使得占空比逐渐下降至50％。
本发明中，第一部分的电路不存在静态功耗，而第二部分中仅有电荷泵的电流镜偏置需要静态电流，故总功耗较低；整个电路结构规模较小，故总面积较小，电路结构简单；通过数模混合共同调节输出信号的占空比，故可以使输出的占空比能够稳定在50％左右，满足应用要求；所处理的时钟信号均来源于相位噪声低、稳定性好的晶振，故最终的输出倍频时钟的频率也依旧稳定且相位噪声低。
需要说明的是，在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详细描述的部分，可以参见其它实施例的相关描述。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种精度可调二倍频电路结构，其特征在于，包括：可编程延时单元、倍频器、伪反相器及电荷泵；
时钟源信号先经过可编程延时单元进行占空比粗调，然后经过倍频器进行信号倍频得到倍频时钟信号，最后将所述倍频时钟信号作为输入信号输入至伪反相器；
所述伪反相器用于将所述输入信号处理后输出占空比为50％的时钟信号；
所述电荷泵与所述伪反相器的输出端连接，用以检测输入时钟信号的占空比，并反馈调节所述伪反相器以辅助调节所述伪反相器输出占空比为50％的时钟信号。
2.根据权利要求1所述的精度可调二倍频电路结构，其特征在于，所述二倍频电路结构还包括反向分流电路，所述反向分流电路包括反相器和传输门，将时钟源信号分成两路分别经过反相器和传输门，然后分别通过可编程延时单元进行占空比粗调，最后通过所述倍频器进行信号倍频得到倍频时钟信号。
3.根据权利要求1所述的精度可调二倍频电路结构，其特征在于，所述伪反相器包括晶体管MN1及晶体管MP1；
所述倍频时钟信号分别接入至晶体管MN1及晶体管MP1的栅极，晶体管MN1的漏极与晶体管MN1的漏极连接后作为输出端。
4.根据权利要求3所述的精度可调二倍频电路结构，其特征在于，所述伪反相器还包括电阻R1及电阻R2；
所述倍频时钟信号分别接入至晶体管MN1及晶体管MP1的栅极，晶体管MN1的漏极与电阻R2连接，晶体管MN1的源极接地，晶体管MP1的源极接电源，晶体管MN1的漏极与电阻R1连接，电阻R1与电阻R2并接后分别接晶体管MN2及晶体管MP2的栅极。
5.根据权利要求3所述的精度可调二倍频电路结构，其特征在于，所述电荷泵采用共源共栅型电流镜用以镜像电流。
6.根据权利要求5所述的精度可调二倍频电路结构，其特征在于，所述电荷泵包括晶体管MN2及晶体管MP2；
所述晶体管MN2及晶体管MP2的栅极连接以接入所述伪反相器的输出端，晶体管MN2的漏极与晶体管MP2的漏极连接后输出，晶体管MN2的源极接地，晶体管MP2的源极接电源。
7.根据权利要求6所述的精度可调二倍频电路结构，其特征在于，所述电荷泵还包括电阻R3和电阻R4；
所述晶体管MN2的漏极与电阻R4连接，晶体管MN2的源极接地，晶体管MP2的源极接电源，晶体管MP2的漏极与电阻R3连接，电阻R3与电阻R4并接后输出；
电阻R1与电阻R2并接后通过电容C1接地，电阻R3与电阻R4并接后通过电容C2接地。
8.根据权利要求6所述的精度可调二倍频电路结构，其特征在于，所述二倍频电路结构还包括反馈电路，所述反馈电路包括晶体管MN0及晶体管MP0，晶体管MN0的源极接地，晶体管MN0漏极与晶体管MN1的源极连接，晶体管MP0的漏极与晶体管MP1的源极连接，晶体管MP0的源极接电源；
晶体管MN2的漏极与晶体管MP2的漏极连接后输出形成反馈控制电压信号VC，所述反馈控制电压信号VC接入至晶体管MN0的栅极及晶体管MP0的栅极。
9.根据权利要求1所述的精度可调二倍频电路结构，其特征在于，所述倍频器用于先将经过占空比粗调后存在延迟的时钟信号去反后，再原时钟进行或非操作，最后得到频率为时钟源信号频率两倍的延迟时钟。
10.根据权利要求1所述的精度可调二倍频电路结构，其特征在于，所述倍频时钟信号的占空比范围在30％至70％区间内。
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* Cited by examiner, † Cited by third party
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CN115173837A (zh) * 2022-08-09 2022-10-11 无锡飞龙九霄微电子有限公司 一种产生高延迟的电路及装置
CN115333482A (zh) * 2022-08-17 2022-11-11 苏州聚元微电子股份有限公司 一种射频宽带倍频器
CN118100877A (zh) * 2024-04-18 2024-05-28 中茵微电子(南京)有限公司 一种在单端模拟占空比调整器中的线性调整装置及方法
CN118249625A (zh) * 2024-05-28 2024-06-25 晶艺半导体有限公司 开关电源系统及其控制电路和方法

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