JP2001326560A - 半導体集積回路およびフェーズ・ロックド・ループ回路 - Google Patents
半導体集積回路およびフェーズ・ロックド・ループ回路Info
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Abstract
(57)【要約】
【課題】 安定した発振動作が可能でジッタの少ない発
振信号を生成可能な半導体集積回路および電圧制御型発
振回路を提供する。 【解決手段】 本発明は、ＶＣＯセル１０ａと、ＶＣＯ
セル１０ａと同様に構成されたレプリカセル１１と、オ
ペアンプ１２と、電流源バイアス回路３とを有する。Ｖ
ＣＯセル１０ａ内のノードＮ１と接地端子との間にNMOS
トランジスタＱ６を接続するとともに、ＶＣＯセル１０
ａと同じ構造のレプリカセル１１を設け、レプリカセル
１１内のノードN1aの電圧とＶＣＯセル１０ａ内のノー
ドＮ１の電圧が基準電圧REFに等しくなるようにオペア
ンプ１２で制御するため、ＶＣＯの発振周波数が変化し
てもノードＮ１の電圧は略一定になる。このため、定電
流源であるPMOSトランジスタＱ１が常に５極管領域で動
作し、発振動作を安定化させることができる。また、本
実施形態によれば、低周波数側でのＣＣジッタを従来よ
りも低減できる。
振信号を生成可能な半導体集積回路および電圧制御型発
振回路を提供する。 【解決手段】 本発明は、ＶＣＯセル１０ａと、ＶＣＯ
セル１０ａと同様に構成されたレプリカセル１１と、オ
ペアンプ１２と、電流源バイアス回路３とを有する。Ｖ
ＣＯセル１０ａ内のノードＮ１と接地端子との間にNMOS
トランジスタＱ６を接続するとともに、ＶＣＯセル１０
ａと同じ構造のレプリカセル１１を設け、レプリカセル
１１内のノードN1aの電圧とＶＣＯセル１０ａ内のノー
ドＮ１の電圧が基準電圧REFに等しくなるようにオペア
ンプ１２で制御するため、ＶＣＯの発振周波数が変化し
てもノードＮ１の電圧は略一定になる。このため、定電
流源であるPMOSトランジスタＱ１が常に５極管領域で動
作し、発振動作を安定化させることができる。また、本
実施形態によれば、低周波数側でのＣＣジッタを従来よ
りも低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧制御型発振回
路などに用いられる半導体集積回路とフェーズ・ロック
ド・ループ回路に関する。
路などに用いられる半導体集積回路とフェーズ・ロック
ド・ループ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路は、ＩＣ化が容易で精度の高
い発振信号を生成できることから、種々の用途に用いら
れている。ＰＬＬ回路の内部には、電圧制御型発振回路
(VCO:Voltage Control Oscillator)が設けられている。
電圧制御型発振回路（以下、ＶＣＯ）は、基準信号と帰
還信号との位相差に応じた制御電圧信号に応じて、発振
信号の周波数を変化させる。具体的には、基準信号と帰
還信号との位相が一致するように発振信号の周波数を制
御する。
い発振信号を生成できることから、種々の用途に用いら
れている。ＰＬＬ回路の内部には、電圧制御型発振回路
(VCO:Voltage Control Oscillator)が設けられている。
電圧制御型発振回路（以下、ＶＣＯ）は、基準信号と帰
還信号との位相差に応じた制御電圧信号に応じて、発振
信号の周波数を変化させる。具体的には、基準信号と帰
還信号との位相が一致するように発振信号の周波数を制
御する。
【０００３】図７は従来のＶＣＯの回路図である。図示
のように、従来のＶＣＯは、電源端子ＶDDとノードＮ１
との間に接続されたPMOSトランジスタ（第１のMOSFET）
Ｑ１からなる定電流源と、ノードＮ１と一方の出力端子
OUTとの間に接続されたPMOSトランジスタ（第２のMOSFE
T）Ｑ２と、ノードＮ１と他方の出力端子OUTnとの間に
接続されたPMOSトランジスタ（第３のMOSFET）Ｑ３と、
出力端子OUTと接地端子との間に接続された可変インピ
ーダンス負荷（第１の可変インピーダンス負荷）１と、
出力端子OUTnと接地端子との間に接続された可変インピ
ーダンス負荷（第２の可変インピーダンス負荷）２と、
PMOSトランジスタＱ１のゲート端子にバイアス電圧を供
給する電流源バイアス回路３とを備えている。
のように、従来のＶＣＯは、電源端子ＶDDとノードＮ１
との間に接続されたPMOSトランジスタ（第１のMOSFET）
Ｑ１からなる定電流源と、ノードＮ１と一方の出力端子
OUTとの間に接続されたPMOSトランジスタ（第２のMOSFE
T）Ｑ２と、ノードＮ１と他方の出力端子OUTnとの間に
接続されたPMOSトランジスタ（第３のMOSFET）Ｑ３と、
出力端子OUTと接地端子との間に接続された可変インピ
ーダンス負荷（第１の可変インピーダンス負荷）１と、
出力端子OUTnと接地端子との間に接続された可変インピ
ーダンス負荷（第２の可変インピーダンス負荷）２と、
PMOSトランジスタＱ１のゲート端子にバイアス電圧を供
給する電流源バイアス回路３とを備えている。
【０００４】電流源バイアス回路３は、ダイオードとし
て作用するPMOSトランジスタＱ４と、NMOSトランジスタ
Ｑ５とを有する。NMOSトランジスタＱ５のゲート端子に
供給されるBIAS信号により、PMOSトランジスタＱ４のソ
ース−ドレイン間を流れる電流を制御することができ
る。可変インピーダンス負荷１，２のインピーダンス
は、CONT信号により制御される。
て作用するPMOSトランジスタＱ４と、NMOSトランジスタ
Ｑ５とを有する。NMOSトランジスタＱ５のゲート端子に
供給されるBIAS信号により、PMOSトランジスタＱ４のソ
ース−ドレイン間を流れる電流を制御することができ
る。可変インピーダンス負荷１，２のインピーダンス
は、CONT信号により制御される。
【０００５】実際のＶＣＯは、図８に示すように、ＶＣ
Ｏセル１０を複数縦続接続し、最終段のＶＣＯセル１０
の出力を初段のＶＣＯセル１０の入力に帰還させてい
る。
Ｏセル１０を複数縦続接続し、最終段のＶＣＯセル１０
の出力を初段のＶＣＯセル１０の入力に帰還させてい
る。
【０００６】図７の回路において、例えば電源電圧ＶDD
が1.5Ｖであれば、電流源バイアス回路３はPMOSトラン
ジスタＱ１のゲート端子が約0.5ＶになるようにPMOSト
ランジスタＱ１にバイアスをかける。
が1.5Ｖであれば、電流源バイアス回路３はPMOSトラン
ジスタＱ１のゲート端子が約0.5ＶになるようにPMOSト
ランジスタＱ１にバイアスをかける。
【０００７】ＶＣＯセル１０は、可変インピーダンス負
荷１，２のインピーダンスを制御することにより発振周
波数を制御する。可変インピーダンス負荷１，２のイン
ピーダンス値は、CONT端子の電位により制御される。具
体的には、CONT端子の電位が高いとき、可変インピーダ
ンス負荷１，２のインピーダンスは低くなって発振周波
数は高くなる。逆に、CONT端子の電位が低いとき、可変
インピーダンス負荷１，２のインピーダンスは高くなっ
て発振周波数は低くなる。
荷１，２のインピーダンスを制御することにより発振周
波数を制御する。可変インピーダンス負荷１，２のイン
ピーダンス値は、CONT端子の電位により制御される。具
体的には、CONT端子の電位が高いとき、可変インピーダ
ンス負荷１，２のインピーダンスは低くなって発振周波
数は高くなる。逆に、CONT端子の電位が低いとき、可変
インピーダンス負荷１，２のインピーダンスは高くなっ
て発振周波数は低くなる。
【０００８】
【発明が解決しようとする課題】図３はＶＣＯの発振周
波数と定電流源を構成するPMOSトランジスタＱ１のドレ
イン電位（ノードＮ１の電位）との関係をプロットした
図であり、図中のプロット”×”は、図７の回路でのノ
ードＮ１の電位変化を表している。図３は、0.35μmのC
MOS技術を用いた回路でのシミュレーション結果を示し
ている。
波数と定電流源を構成するPMOSトランジスタＱ１のドレ
イン電位（ノードＮ１の電位）との関係をプロットした
図であり、図中のプロット”×”は、図７の回路でのノ
ードＮ１の電位変化を表している。図３は、0.35μmのC
MOS技術を用いた回路でのシミュレーション結果を示し
ている。
【０００９】上述したように、従来は、発振周波数を低
くするには、可変インピーダンス負荷１，２のインピー
ダンスが高くなるように制御していたため、図７に示す
ように、発振周波数が低いほどノードＮ１の電位が高く
なる。例えば、発振周波数が200MHzの場合には、ノード
Ｎ１は1.35Ｖにも達する。
くするには、可変インピーダンス負荷１，２のインピー
ダンスが高くなるように制御していたため、図７に示す
ように、発振周波数が低いほどノードＮ１の電位が高く
なる。例えば、発振周波数が200MHzの場合には、ノード
Ｎ１は1.35Ｖにも達する。
【００１０】0.35μmのCMOSプロセスでは、PMOSトラン
ジスタのしきい値電圧は0.55Ｖであるため、ＶＣＯの発
振周波数が低くなると、PMOSトランジスタＱ１は５極管
領域（飽和領域）をはずれて３極管領域（非飽和領域）
で動作する。３極管領域では、ドレイン−ソース間電圧
ＶDSの変化に応じてドレイン電流ＩDが大きく変化す
る。このため、低周波数側ではPMOSトランジスタＱ１の
定電流性が悪化するという問題がある。
ジスタのしきい値電圧は0.55Ｖであるため、ＶＣＯの発
振周波数が低くなると、PMOSトランジスタＱ１は５極管
領域（飽和領域）をはずれて３極管領域（非飽和領域）
で動作する。３極管領域では、ドレイン−ソース間電圧
ＶDSの変化に応じてドレイン電流ＩDが大きく変化す
る。このため、低周波数側ではPMOSトランジスタＱ１の
定電流性が悪化するという問題がある。
【００１１】ここでは、300MHz動作時のノードＮ１の電
圧レベルを1.0Ｖ程度に設定しているが、PMOSトランジ
スタＱ１の３極管動作を避けるためにノードＮ１の電圧
をさらに下げると、ＶＣＯの出力振幅が小さくなり、安
定発振が困難になる。
圧レベルを1.0Ｖ程度に設定しているが、PMOSトランジ
スタＱ１の３極管動作を避けるためにノードＮ１の電圧
をさらに下げると、ＶＣＯの出力振幅が小さくなり、安
定発振が困難になる。
【００１２】図４はＶＣＯの発振周波数とCycle-to-Cyc
leジッタ（以下、ＣＣジッタと呼ぶ）との関係をプロッ
トした図であり、図中のプロット”×”は図７の回路の
ＣＣジッタの周波数変化を表している。ここで、ＣＣジ
ッタとは、図９に示すように、発振信号の各周期Ｔと発
振信号の平均周期Ｔ０との差分ΔＴjの各周期での変動
をいう。
leジッタ（以下、ＣＣジッタと呼ぶ）との関係をプロッ
トした図であり、図中のプロット”×”は図７の回路の
ＣＣジッタの周波数変化を表している。ここで、ＣＣジ
ッタとは、図９に示すように、発振信号の各周期Ｔと発
振信号の平均周期Ｔ０との差分ΔＴjの各周期での変動
をいう。
【００１３】図４はＶＣＯの電源に周波数100MHz、振幅
50mVの正弦波ノイズを強制的に与えた場合のＣＣジッタ
の二乗平方根平均をシミュレーションにより求めたもの
である。図示のように、ＶＣＯの発振周波数が低くなる
ほど、ＣＣジッタが増えることがわかる。
50mVの正弦波ノイズを強制的に与えた場合のＣＣジッタ
の二乗平方根平均をシミュレーションにより求めたもの
である。図示のように、ＶＣＯの発振周波数が低くなる
ほど、ＣＣジッタが増えることがわかる。
【００１４】本発明は、このような点に鑑みてなされた
ものであり、その目的は、安定した発振動作が可能でジ
ッタの少ない発振信号を生成可能な半導体集積回路およ
びフェーズ・ロックド・ループ回路を提供することにあ
る。
ものであり、その目的は、安定した発振動作が可能でジ
ッタの少ない発振信号を生成可能な半導体集積回路およ
びフェーズ・ロックド・ループ回路を提供することにあ
る。
【００１５】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、第１の電圧端子と第１のノ
ードとの間に接続された第１のMOSFETと、前記第１のノ
ードと第１の出力端子との間に接続された第２のMOSFET
と、前記第１のノードと第２の出力端子との間に接続さ
れた第３のMOSFETと、前記第１の出力端子と第２の電圧
端子との間に接続された第１の可変インピーダンス負荷
と、前記第２の出力端子と前記第２の電圧端子との間に
接続された第２の可変インピーダンス負荷と、前記第１
のノードと前記第２の電圧端子との間に接続され、前記
第１および第２の可変インピーダンス負荷のインピーダ
ンス値によらず前記第１のノードを略一定電圧に設定す
る第１のバイアス回路と、前記第１のMOSFETのゲート端
子にバイアス電圧を供給する電流源バイアス回路と、を
備え、前記第２のMOSFETのゲート端子に第１の入力端子
が接続され、前記第３のMOSFETのゲート端子に第２の入
力端子が接続される。
ために、請求項１の発明は、第１の電圧端子と第１のノ
ードとの間に接続された第１のMOSFETと、前記第１のノ
ードと第１の出力端子との間に接続された第２のMOSFET
と、前記第１のノードと第２の出力端子との間に接続さ
れた第３のMOSFETと、前記第１の出力端子と第２の電圧
端子との間に接続された第１の可変インピーダンス負荷
と、前記第２の出力端子と前記第２の電圧端子との間に
接続された第２の可変インピーダンス負荷と、前記第１
のノードと前記第２の電圧端子との間に接続され、前記
第１および第２の可変インピーダンス負荷のインピーダ
ンス値によらず前記第１のノードを略一定電圧に設定す
る第１のバイアス回路と、前記第１のMOSFETのゲート端
子にバイアス電圧を供給する電流源バイアス回路と、を
備え、前記第２のMOSFETのゲート端子に第１の入力端子
が接続され、前記第３のMOSFETのゲート端子に第２の入
力端子が接続される。
【００１６】請求項１の発明では、第１のバイアス回路
により、第１のノードが略一定電圧になるように制御す
るため、第１のMOSFETを常に５極管領域で動作させるこ
とができ、発振動作を安定化させることができるととも
に、発振信号のCycle-to-Cycleジッタを低減できる。
により、第１のノードが略一定電圧になるように制御す
るため、第１のMOSFETを常に５極管領域で動作させるこ
とができ、発振動作を安定化させることができるととも
に、発振信号のCycle-to-Cycleジッタを低減できる。
【００１７】請求項２の発明では、ＶＣＯセル回路と同
様に構成されたダミーセル回路を設け、ダミーセル回路
内の第２のノードの電圧が略一定になるように制御する
ため、第２のノードに対応するＶＣＯセル回路内の第１
のノードについても、略一定になるように制御すること
ができる。
様に構成されたダミーセル回路を設け、ダミーセル回路
内の第２のノードの電圧が略一定になるように制御する
ため、第２のノードに対応するＶＣＯセル回路内の第１
のノードについても、略一定になるように制御すること
ができる。
【００１８】請求項３の発明では、請求項１のＶＣＯセ
ル回路を複数縦続接続して電圧制御型発振回路を構成す
るため、Cycle-to-Cycleジッタの少ない発振信号を生成
できる。
ル回路を複数縦続接続して電圧制御型発振回路を構成す
るため、Cycle-to-Cycleジッタの少ない発振信号を生成
できる。
【００１９】請求項４に記載の発明では、複数のＶＣＯ
セル回路とダミーセル回路で、一個の電流源バイアス回
路を共通して用いるため、回路規模を削減できる。
セル回路とダミーセル回路で、一個の電流源バイアス回
路を共通して用いるため、回路規模を削減できる。
【００２０】請求項５に記載の発明では、第１および第
２のバイアス回路を逆導電型のMOSFETで構成するため、
これらバイアス回路の構成を簡略化できる。
２のバイアス回路を逆導電型のMOSFETで構成するため、
これらバイアス回路の構成を簡略化できる。
【００２１】請求項６に記載の発明では、本発明の半導
体集積回路を電圧制御型発振回路として利用して、フェ
ーズ・ロックド・ループ回路（ＰＬＬ回路）を構成する
ため、ジッタの少ない安定した発振動作が可能になる。
体集積回路を電圧制御型発振回路として利用して、フェ
ーズ・ロックド・ループ回路（ＰＬＬ回路）を構成する
ため、ジッタの少ない安定した発振動作が可能になる。
【００２２】
【発明の実施の形態】以下、本発明に係る半導体集積回
路およびフェーズ・ロックド・ループ回路について、図
面を参照しながら具体的に説明する。
路およびフェーズ・ロックド・ループ回路について、図
面を参照しながら具体的に説明する。
【００２３】図１は本発明にかかる半導体集積回路の一
実施形態の回路図であり、電圧制御型発振回路（ＶＣ
Ｏ）の一部の構成が示されている。本実施形態のＶＣＯ
は、ＶＣＯセル１０ａと、ＶＣＯセル１０ａと同様に構
成されたレプリカセル（ダミーセル回路）１１と、オペ
アンプ１２と、電流源バイアス回路３とを有する。
実施形態の回路図であり、電圧制御型発振回路（ＶＣ
Ｏ）の一部の構成が示されている。本実施形態のＶＣＯ
は、ＶＣＯセル１０ａと、ＶＣＯセル１０ａと同様に構
成されたレプリカセル（ダミーセル回路）１１と、オペ
アンプ１２と、電流源バイアス回路３とを有する。
【００２４】図１では、ＶＣＯセル１０ａが一つだけ図
示されているが、実際には、図２に示すように、複数の
ＶＣＯセル１０ａが縦続接続されている。縦続接続され
た複数のＶＣＯセル１０ａのうち、最終段のＶＣＯセル
１０ａの出力端子OUT，OUTnは初段のＶＣＯセル１０ａ
の入力端子ＩＮ，ＩＮｎに接続され、電流源バイアス回
路３は、すべてのＶＣＯセル１０ａにバイアス電圧を供
給する。
示されているが、実際には、図２に示すように、複数の
ＶＣＯセル１０ａが縦続接続されている。縦続接続され
た複数のＶＣＯセル１０ａのうち、最終段のＶＣＯセル
１０ａの出力端子OUT，OUTnは初段のＶＣＯセル１０ａ
の入力端子ＩＮ，ＩＮｎに接続され、電流源バイアス回
路３は、すべてのＶＣＯセル１０ａにバイアス電圧を供
給する。
【００２５】図１では、図７に示す従来のＶＣＯセル１
０ａと共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。図１のＶＣＯセル１０
ａは、ノードＮ１と接地端子との間に接続されたNMOSト
ランジスタ（第１のバイアス回路）Ｑ６を備える点で、
図７のＶＣＯセル回路１０と異なっている。このNMOSト
ランジスタＱ６のゲート端子には、オペアンプ１２の出
力端子が接続されている。
０ａと共通する構成部分には同一符号を付しており、以
下では相違点を中心に説明する。図１のＶＣＯセル１０
ａは、ノードＮ１と接地端子との間に接続されたNMOSト
ランジスタ（第１のバイアス回路）Ｑ６を備える点で、
図７のＶＣＯセル回路１０と異なっている。このNMOSト
ランジスタＱ６のゲート端子には、オペアンプ１２の出
力端子が接続されている。
【００２６】図１のレプリカセル１１は、基本的にはＶ
ＣＯセル１０ａと同様に構成され、電源端子ＶDDとノー
ドN1aとの間に接続されたPMOSトランジスタ（第４のMOS
FET）Ｑ７と、ノードN1aと接地端子との間に直列接続さ
れたPMOSトランジスタ（第５のMOSFET）Ｑ８および可変
インピーダンス負荷（第３の可変インピーダンス負荷）
１ａと、同じくノードN1aと接地端子との間に直列接続
されたPMOSトランジスタ（第６のMOSFET）Ｑ９および可
変インピーダンス素子（第４の可変インピーダンス負
荷）２ａと、ノードN1aと接地端子との間に接続されたN
MOSトランジスタＱ10（第２のバイアス回路）とを有す
る。NMOSトランジスタＱ10のゲート端子にはオペアンプ
１２の出力端子が接続されている。
ＣＯセル１０ａと同様に構成され、電源端子ＶDDとノー
ドN1aとの間に接続されたPMOSトランジスタ（第４のMOS
FET）Ｑ７と、ノードN1aと接地端子との間に直列接続さ
れたPMOSトランジスタ（第５のMOSFET）Ｑ８および可変
インピーダンス負荷（第３の可変インピーダンス負荷）
１ａと、同じくノードN1aと接地端子との間に直列接続
されたPMOSトランジスタ（第６のMOSFET）Ｑ９および可
変インピーダンス素子（第４の可変インピーダンス負
荷）２ａと、ノードN1aと接地端子との間に接続されたN
MOSトランジスタＱ10（第２のバイアス回路）とを有す
る。NMOSトランジスタＱ10のゲート端子にはオペアンプ
１２の出力端子が接続されている。
【００２７】レプリカセル１１内のPMOSトランジスタＱ
９のゲート端子は接地され、PMOSトランジスタＱ８のゲ
ート端子はノードN1aに接続されている。
９のゲート端子は接地され、PMOSトランジスタＱ８のゲ
ート端子はノードN1aに接続されている。
【００２８】図１のオペアンプ１２は、レプリカセル１
１内のノードN1aの電圧と基準電圧REFとの電位差に応じ
た電圧を出力する。基準電圧REFは、公知のＢＧＲ回路
等を用いて生成される。
１内のノードN1aの電圧と基準電圧REFとの電位差に応じ
た電圧を出力する。基準電圧REFは、公知のＢＧＲ回路
等を用いて生成される。
【００２９】オペアンプ１２は、ノードN1aの電圧が基
準電圧REFに等しくなるように、ＶＣＯセル１０ａ内のN
MOSトランジスタＱ６とレプリカセル１１内のNMOSトラ
ンジスタＱ10のゲート電圧を制御する。このような制御
により、ノードＮ１，N1aは、基準電圧REFと略等しい電
圧になる。
準電圧REFに等しくなるように、ＶＣＯセル１０ａ内のN
MOSトランジスタＱ６とレプリカセル１１内のNMOSトラ
ンジスタＱ10のゲート電圧を制御する。このような制御
により、ノードＮ１，N1aは、基準電圧REFと略等しい電
圧になる。
【００３０】すなわち、PMOSトランジスタとNMOSトラン
ジスタの駆動力が製造時にばらついても、ノードＮ１の
電圧は基準電圧REFに等しくなるように制御される。
ジスタの駆動力が製造時にばらついても、ノードＮ１の
電圧は基準電圧REFに等しくなるように制御される。
【００３１】また、図７に示す従来の構成では、ＶＣＯ
の発振周波数が低くなると、可変インピーダンス負荷
１，２が大きくなり、その影響でノードＮ１の電圧が上
昇してPMOSトランジスタＱ１が３極管領域で動作すると
いう問題があったが、本実施形態では、ＶＣＯの発振周
波数が低くなって可変インピーダンス負荷１，２が大き
くなっても、オペアンプ１２によりNMOSトランジスタＱ
６が低インピーダンスに制御されるため、ノードＮ１の
電圧上昇を抑制することができる。
の発振周波数が低くなると、可変インピーダンス負荷
１，２が大きくなり、その影響でノードＮ１の電圧が上
昇してPMOSトランジスタＱ１が３極管領域で動作すると
いう問題があったが、本実施形態では、ＶＣＯの発振周
波数が低くなって可変インピーダンス負荷１，２が大き
くなっても、オペアンプ１２によりNMOSトランジスタＱ
６が低インピーダンスに制御されるため、ノードＮ１の
電圧上昇を抑制することができる。
【００３２】このため、本実施形態では、ＶＣＯの発振
周波数に関係なく、ノードＮ１の電圧を略一定に制御で
き、PMOSトランジスタＱ１を常に５極管領域で動作させ
ることができることから、発振動作を安定化させること
ができる。
周波数に関係なく、ノードＮ１の電圧を略一定に制御で
き、PMOSトランジスタＱ１を常に５極管領域で動作させ
ることができることから、発振動作を安定化させること
ができる。
【００３３】図３のプロット”○”は本実施形態におけ
るＶＣＯの発振周波数とノードＮ１の電圧との関係を示
している。図示のように、本実施形態では、ＶＣＯの発
振周波数が変化してもノードＮ１の電圧はほとんど変化
しないことがわかる。
るＶＣＯの発振周波数とノードＮ１の電圧との関係を示
している。図示のように、本実施形態では、ＶＣＯの発
振周波数が変化してもノードＮ１の電圧はほとんど変化
しないことがわかる。
【００３４】一方、図４のプロット”○”は本実施形態
におけるＶＣＯの発振周波数とＣＣジッタとの関係を示
している。図示のように、本実施形態では、ＶＣＯの発
振周波数に関係なくＣＣジッタは略一定であり、ＶＣＯ
の発振周波数が低下してもＣＣジッタは増えないことが
わかる。
におけるＶＣＯの発振周波数とＣＣジッタとの関係を示
している。図示のように、本実施形態では、ＶＣＯの発
振周波数に関係なくＣＣジッタは略一定であり、ＶＣＯ
の発振周波数が低下してもＣＣジッタは増えないことが
わかる。
【００３５】このように、本実施形態は、ＶＣＯセル１
０ａ内のPMOSトランジスタＱ１のドレイン端子（ノード
Ｎ１）と接地端子との間にNMOSトランジスタＱ６を接続
するとともに、ＶＣＯセル１０ａと同じ構造のレプリカ
セル１１を設け、レプリカセル１１内のノードN1aの電
圧とＶＣＯセル１０ａ内のノードＮ１の電圧が基準電圧
REFに等しくなるようにオペアンプ１２で制御するた
め、ＶＣＯの発振周波数が変化してもノードＮ１の電圧
は略一定になる。このため、PMOSトランジスタＱ１が常
に５極管領域で動作し、発振動作を安定化させることが
できる。また、本実施形態によれば、低周波数側でのＣ
Ｃジッタを従来よりも低減できる。
０ａ内のPMOSトランジスタＱ１のドレイン端子（ノード
Ｎ１）と接地端子との間にNMOSトランジスタＱ６を接続
するとともに、ＶＣＯセル１０ａと同じ構造のレプリカ
セル１１を設け、レプリカセル１１内のノードN1aの電
圧とＶＣＯセル１０ａ内のノードＮ１の電圧が基準電圧
REFに等しくなるようにオペアンプ１２で制御するた
め、ＶＣＯの発振周波数が変化してもノードＮ１の電圧
は略一定になる。このため、PMOSトランジスタＱ１が常
に５極管領域で動作し、発振動作を安定化させることが
できる。また、本実施形態によれば、低周波数側でのＣ
Ｃジッタを従来よりも低減できる。
【００３６】本実施形態のＶＣＯは、ＰＬＬ(Phase Loc
ked Loop)回路で用いることができる。図５はＰＬＬ回
路の概略構成を示すブロック図である。図５のＰＬＬ回
路は、基準クロックREFCLKと帰還信号ＣＬＫとの位相差
を検出してUP信号およびDOWN信号を出力する位相比較回
路２１と、UP信号およびDOWN信号に応じた電圧信号を出
力するチャージポンプ２２と、チャージポンプ２２から
出力された電圧信号に含まれる不要は高周波成分を除去
するループフィルタ２３と、ループフィルタ２３を通過
した電圧信号に基づいて発振信号の発振周波数を制御す
る図１および図２と同様の構成のＶＣＯ２４と、ＶＣＯ
２４から出力された発振信号を分周して帰還信号ＣＬＫ
を生成する分周回路２５とを有する。
ked Loop)回路で用いることができる。図５はＰＬＬ回
路の概略構成を示すブロック図である。図５のＰＬＬ回
路は、基準クロックREFCLKと帰還信号ＣＬＫとの位相差
を検出してUP信号およびDOWN信号を出力する位相比較回
路２１と、UP信号およびDOWN信号に応じた電圧信号を出
力するチャージポンプ２２と、チャージポンプ２２から
出力された電圧信号に含まれる不要は高周波成分を除去
するループフィルタ２３と、ループフィルタ２３を通過
した電圧信号に基づいて発振信号の発振周波数を制御す
る図１および図２と同様の構成のＶＣＯ２４と、ＶＣＯ
２４から出力された発振信号を分周して帰還信号ＣＬＫ
を生成する分周回路２５とを有する。
【００３７】図５において、チャージポンプ２２とルー
プフィルタ２３が制御信号出力回路に、分周回路２５が
帰還回路に、それぞれ対応する。
プフィルタ２３が制御信号出力回路に、分周回路２５が
帰還回路に、それぞれ対応する。
【００３８】図６は位相比較回路２１の入出力信号のタ
イミング図である。基準クロックREFCLKが帰還信号ＣＬ
Ｋよりも位相が進んでいる場合には、図６（ａ）に示す
ように、基準クロックREFCLKが立ち上がった時点から帰
還信号ＣＬＫが立ち上がるまでの間、UP信号が出力され
る。一方、基準クロックREFCLKが帰還信号ＣＬＫよりも
位相が遅れている場合には、図６（ｂ）に示すように、
帰還信号ＣＬＫが立ち上がってから基準クロックREFCLK
が立ち上がるまでの間、DOWN信号が出力される。
イミング図である。基準クロックREFCLKが帰還信号ＣＬ
Ｋよりも位相が進んでいる場合には、図６（ａ）に示す
ように、基準クロックREFCLKが立ち上がった時点から帰
還信号ＣＬＫが立ち上がるまでの間、UP信号が出力され
る。一方、基準クロックREFCLKが帰還信号ＣＬＫよりも
位相が遅れている場合には、図６（ｂ）に示すように、
帰還信号ＣＬＫが立ち上がってから基準クロックREFCLK
が立ち上がるまでの間、DOWN信号が出力される。
【００３９】本実施形態のＶＣＯ２４で生成した発振信
号はＣＣジッタが少ないため、ＰＬＬ回路での発振動作
を安定化させることができ、周波数精度の高い発振信号
を生成できる。
号はＣＣジッタが少ないため、ＰＬＬ回路での発振動作
を安定化させることができ、周波数精度の高い発振信号
を生成できる。
【００４０】なお、図１に示した回路に示す各トランジ
スタの導電型を図示されたものとは逆にしてもよい。そ
の場合、電源端子と接地端子の接続関係も逆にする必要
がある。
スタの導電型を図示されたものとは逆にしてもよい。そ
の場合、電源端子と接地端子の接続関係も逆にする必要
がある。
【００４１】
【発明の効果】以上詳細に説明したように、本発明によ
れば、第１のノードと第２の電圧端子との間に第１のバ
イアス回路を設けて、第１のノードが略一定電圧になる
ように制御するため、第１および第２の可変インピーダ
ンス負荷のインピーダンスが変化しても、第１のMOSFET
を常に５極管領域で動作させることができる。したがっ
て、本発明の半導体集積回路を用いて電圧制御型発振回
路を構成した場合には、発振動作を安定化させることが
できるとともに、発振信号のCycle-to-Cycleジッタも少
なくなる。
れば、第１のノードと第２の電圧端子との間に第１のバ
イアス回路を設けて、第１のノードが略一定電圧になる
ように制御するため、第１および第２の可変インピーダ
ンス負荷のインピーダンスが変化しても、第１のMOSFET
を常に５極管領域で動作させることができる。したがっ
て、本発明の半導体集積回路を用いて電圧制御型発振回
路を構成した場合には、発振動作を安定化させることが
できるとともに、発振信号のCycle-to-Cycleジッタも少
なくなる。
【図１】本発明に係る半導体集積回路の一実施形態の回
路図。
路図。
【図２】本実施形態のＶＣＯの構成を示すブロック図。
【図３】ＶＣＯの発振周波数と定電流源を構成するPMOS
トランジスタのドレイン電位との関係をプロットした
図。
トランジスタのドレイン電位との関係をプロットした
図。
【図４】ＶＣＯの発振周波数とＣＣジッタとの関係をプ
ロットした図。
ロットした図。
【図５】ＰＬＬ回路の概略構成を示すブロック図。
【図６】位相比較回路の入出力信号のタイミング図。
【図７】従来のＶＣＯの回路図。
【図８】従来のＶＣＯの構成を示すブロック図。
【図９】ＣＣジッタを説明する図。
１，１ａ，２，２ａ 可変インピーダンス負荷 ３ 電流源バイアス回路 １０，１０ａ ＶＣＯセル １１ レプリカセル １２ オペアンプ ２１ 位相比較回路 ２２ チャージポンプ ２３ ループフィルタ ２４ 電圧制御型発振回路（ＶＣＯ） ２５ 分周回路
Claims (6)
- 【請求項１】第１の電圧端子と第１のノードとの間に接
続された第１のMOSFETと、 前記第１のノードと第１の出力端子との間に接続された
第２のMOSFETと、 前記第１のノードと第２の出力端子との間に接続された
第３のMOSFETと、 前記第１の出力端子と第２の電圧端子との間に接続され
た第１の可変インピーダンス負荷と、 前記第２の出力端子と前記第２の電圧端子との間に接続
された第２の可変インピーダンス負荷と、 前記第１のノードと前記第２の電圧端子との間に接続さ
れ、前記第１および第２の可変インピーダンス負荷のイ
ンピーダンス値によらず前記第１のノードを略一定電圧
に設定する第１のバイアス回路と、 前記第１のMOSFETのゲート端子にバイアス電圧を供給す
る電流源バイアス回路と、を備え、 前記第２のMOSFETのゲート端子に第１の入力端子が接続
され、前記第３のMOSFETのゲート端子に第２の入力端子
が接続されることを特徴とする半導体集積回路。 - 【請求項２】第１の電圧端子と第１のノードとの間に接
続された第１のMOSFETと、前記第１のノードと第１の出
力端子との間に接続された第２のMOSFETと、前記第１の
ノードと第２の出力端子との間に接続された第３のMOSF
ETと、前記第１の出力端子と第２の電圧端子との間に接
続された第１の可変インピーダンス負荷と、前記第２の
出力端子と前記第２の電圧端子との間に接続された第２
の可変インピーダンス負荷と、前記第１のノードと前記
第２の電圧端子との間に接続され前記第１および第２の
可変インピーダンス負荷のインピーダンス値によらず前
記第１のノードを略一定電圧に設定する第１のバイアス
回路と、を有するＶＣＯセル回路と、 前記第１の電圧端子と第２のノードとの間に接続された
第４のMOSFETと、前記第２のノードと前記第２の電圧端
子との間に直列接続された第５のMOSFETおよび第３の可
変インピーダンス負荷と、前記第２のノードと前記第２
の電圧端子との間に直列接続された第６のMOFETおよび
第４の可変インピーダンス負荷と、前記第２のノードと
前記第２の電圧端子との間に接続された第２のバイアス
回路と、前記第２のノードの電圧が所定の基準電圧に等
しくなるように前記第１および第２のバイアス回路を制
御する差動増幅器と、を有するダミーセル回路と、 前記第１および第４のMOSFETのゲート端子にバイアス電
圧を供給する電流源バイアス回路と、を備え、 前記第５のMOSFETのゲート端子は前記第２のノードに接
続され、前記第６のMOSFETのゲート端子は前記第２の電
圧端子に接続されることを特徴とする半導体集積回路。 - 【請求項３】前記ＶＣＯセル回路が複数縦続接続され、 前段の前記ＶＣＯセル回路の前記第１の出力端子は次段
の前記ＶＣＯセル回路の前記第１または第２の入力端子
に接続され、 前段の前記ＶＣＯセル回路の前記第２の出力端子は次段
の前記ＶＣＯセル回路の前記第２または第１の出力端子
に接続され、 最終段の前記ＶＣＯセル回路の前記第１の出力端子は初
段の前記ＶＣＯセル回路の前記第１または第２の入力端
子に接続され、 最終段の前記ＶＣＯセル回路の前記第２の出力端子は初
段の前記ＶＣＯセル回路の前記第２または第１の入力端
子に接続され、前記複数縦続接続されたＶＣＯセル回路
の各出力端子電圧が発振することを特徴とする請求項２
に記載の半導体集積回路。 - 【請求項４】前記電流源バイアス回路は、縦続接続され
たすべての前記ＶＣＯセル回路内の前記第１のMOSFETの
ゲート端子と前記ダミーセル回路内の前記第４のMOSFET
のゲート端子とにバイアス電圧を供給することを特徴と
する請求項３に記載の半導体集積回路。 - 【請求項５】前記第１および第２のバイアス回路はそれ
ぞれ、前記第２、第３、第５および第６のMOSFETとは逆
導電型のMOSFETで構成され、 前記差動増幅器の出力端子は、これら逆導電型のMOSFET
のゲート端子に接続されることを特徴とする請求項２〜
４のいずれかに記載の半導体集積回路。 - 【請求項６】基準信号と帰還信号との位相差を検出する
位相比較回路と、 検出された位相差に応じた制御電圧信号を出力する制御
信号出力回路と、 前記制御電圧信号に基づいて発振信号の周波数を制御す
る請求項２〜５のいずれかに記載の半導体集積回路と、 前記発振信号に基づいて前記帰還信号を生成する帰還回
路と、を備えることを特徴とするフェーズ・ロックド・
ループ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146423A JP3586172B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体集積回路およびフェーズ・ロックド・ループ回路 |
| US09/836,508 US6456166B2 (en) | 2000-05-18 | 2001-04-18 | Semiconductor integrated circuit and phase locked loop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000146423A JP3586172B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体集積回路およびフェーズ・ロックド・ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001326560A true JP2001326560A (ja) | 2001-11-22 |
| JP3586172B2 JP3586172B2 (ja) | 2004-11-10 |
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ID=18652784
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000146423A Expired - Fee Related JP3586172B2 (ja) | 2000-05-18 | 2000-05-18 | 半導体集積回路およびフェーズ・ロックド・ループ回路 |
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|---|---|
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| JP (1) | JP3586172B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7394325B2 (en) | 2005-07-12 | 2008-07-01 | Sony Corporation | Voltage-controlled oscillator circuit and PLL circuit |
| JP2009219118A (ja) * | 2008-03-12 | 2009-09-24 | Kawasaki Microelectronics Inc | 発振器の発振を安定化させるバイアス回路、発振器、および、発振器の発振の安定化方法 |
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| JP4070492B2 (ja) * | 2002-04-01 | 2008-04-02 | 富士通株式会社 | ばらつき補正機能付き回路 |
| US6954110B2 (en) * | 2003-08-27 | 2005-10-11 | Intel Corporation | Replica cell for ring oscillator |
| JP4472449B2 (ja) * | 2004-07-12 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置および半導体記憶装置の制御方法 |
| US7355482B2 (en) * | 2006-02-17 | 2008-04-08 | Seiko Epson Corporation | Methods and apparatus for compensating a variable oscillator for process, voltage, and temperature variations using a replica oscillator |
| US7504876B1 (en) * | 2006-06-28 | 2009-03-17 | Cypress Semiconductor Corporation | Substrate bias feedback scheme to reduce chip leakage power |
| US7501904B2 (en) * | 2006-11-03 | 2009-03-10 | Intel Corporation | Low power and duty cycle error free matched current phase locked loop |
| JP5657853B2 (ja) | 2007-10-02 | 2015-01-21 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 定電流源回路 |
| US8248151B2 (en) * | 2010-08-24 | 2012-08-21 | Analog Devices, Inc. | Apparatus and method configured to provide electrical bias |
| US8362848B2 (en) * | 2011-04-07 | 2013-01-29 | Qualcomm Incorporated | Supply-regulated VCO architecture |
| WO2020105182A1 (ja) * | 2018-11-22 | 2020-05-28 | 株式会社ソシオネクスト | 電圧制御発振器およびそれを用いたｐｌｌ回路 |
| JP2022140034A (ja) * | 2021-03-12 | 2022-09-26 | キヤノン株式会社 | Ｐｌｌ回路、半導体装置、機器 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1098356A (ja) | 1996-07-15 | 1998-04-14 | Mitsubishi Electric Corp | 電圧制御発振器 |
-
2000
- 2000-05-18 JP JP2000146423A patent/JP3586172B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-18 US US09/836,508 patent/US6456166B2/en not_active Expired - Fee Related
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Also Published As
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|---|---|
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| US20010043123A1 (en) | 2001-11-22 |
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