KR100367110B1 - 자기 바이어스 로드를 갖는 가변 지연 셀 - Google Patents

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Abstract

다른 기능 및 전압 제어 발진기를 구현하는데 적합한 자기 바이어스 로드(40)를 갖는 가변 지연 셀이 개시되어 있다. 본 발명은 대칭 로드들 사이의 전류 스티어링(current steering)(60) 및 완전 차동 전압 제어(CTL)를 이용하기 때문에, 본 발명은 종래의 방법에 비해 매우 빠르고, 감소된 지터(jitter) 및 개선된 전원공급 노이즈 제거 기능을 갖는다. 또한, 로드(40)가 자기 바이어스되기 때문에 로드를 위한 바이어스 전류를 외부에서 생성할 필요가 없어진다. 이것은 설계를 상당히 단순화시킨다. 또한, 로드가 바이어스 트랜지스터(55)의 바이어스 전류에서의 변화에 응답하여 용이하게 자기 바이어스되기 때문에, 바람직한 기능들이 바이어스 트랜지스터에서의 바이어스 전류를 적절히 변화시킴으로써 획득된다. 특히, 상승 및 하강 에지의 슬루 레이트는 이러한 방식으로 제어될 수 있다. 로드가 완전 차동 출력을 제공하기 때문에, 50% 듀티 싸이클뿐만 아니라 노이즈 면역성이 용이하게 획득된다.

Description

자기 바이어스 로드를 갖는 가변 지연 셀{A VARIABLE DELAY CELL WITH A SELF-BIASING LOAD}
노이즈 감소의 목적으로 싱글엔디드형 신호처리(single-ended signaling) 보다는 차동 신호처리를 이용하는 것이 바람직하다. 차동 쌍을 이용하는 연산 증폭기(op amp)와 같은 이득 소자를 위해 높은 이득이 바람직하기 때문에, 고임피던스 로드(high impedance load)가 필요하다. 또한, 차동 쌍이 3극 진공관의 동작 영역에 들어갈 만큼 차동 쌍의 로드 트랜지스터를 가로지르는 전압 강하가 너무 높지 않도록, 로드가 선택되어야 한다. 통상적으로, 이것은 차동 쌍의 각 레그(leg)에서의 로드로서 전류원을 이용함으로써 획득된다. 예를 들어, 트랜지스터가 포화상태로 남아 있도록 트랜지스터의 게이트에 인가되는 외부에서 생성된 적합한 바이어스 전류를 갖는 트랜지스터는 일정한 전류원으로서 작용한다. 따라서, 적절히 바이어스된 게이트를 갖는 두 트랜지스터는 전류를 소싱(source)하고 고임피던스 로드를 제공한다. 하지만, 트랜지스터의 게이트에 인가되는 바이어스 전류의 생성은 로드 트랜지스터(load transistors) 및 차동 쌍 트랜지스터(differential pair transistors)를 포화상태로 유지시키기 위해 매우 정확해야 한다.
도1은 종래 기술의 가변 지연 셀의 개략도이다. 차동 쌍(1)은 게이트에서 차동 입력 전압을 수신한다. 제2 차동 쌍(2)은 게이트에서 차동 제어 신호를 수신한다. 차동 쌍(2)의 트랜지스터들 중 하나는 제1 차동 쌍의 소스에 연결된 드레인을 가진다. 차동 쌍(2)의 제2 트랜지스터는 제1 차동 쌍(1)의 드레인에 차례로 연결되는 한 쌍의 교차 결합 트랜지스터(cross-coupled transistors)의 소스에 연결된 드레인을 가진다. 바이어스 트랜지스터(4)는 외부에서 공급되는 NBIAS 전압에 의해 구동되고, 제2 차동 쌍(2)을 통해 드로잉된(drawn) 전류량을 제어한다. 제2 바이어스 트랜지스터(3)는 제1 차동 쌍(1)의 소스에 연결되고, 제1 차동 쌍(1)의 트랜지스터가 포화상태로 존재하도록 보장한다. 제1 차동 쌍(1)은 한 쌍의 다이오드 연결형 트랜지스터(diode-connected transistors)(6)와 교차 결합 트랜지스터(5)에 의해 생성된 가변 저항에 의해 로딩된다. 이러한 실시예는 포지티브 피드백의 이용을 통해 제1 차동 쌍(1)에 의해 나타난 효과적인 저항을 변화시킨다. 따라서, 전류는 일정한 출력 스윙을 유지하도록 증폭기와 교차 결합 트랜지스터(5) 사이에서 변한다. 바람직하지 못하게도, 이러한 접근을 이용하는 차동 제어 전압들은 대칭적이지 않다. 특히, 하나의 제어 노드에서의 전압 증가는 다른 제어 노드에서의 전압 증가와 동일한 주파수를 조절할 수 없다. 이것은 이들 셀을 이용하는 전압 제어발진기(voltage controlled oscillator)(VCO)를 위한 비선형 이득 곡선을 초래한다. 본 발명이 속한 기술분야에서 통상의 지식을 가진 자는 이득 곡선의 선형성이 VCO에서 매우 중요하다는 것을 이해할 것이다. 특히, 이득 곡선의 선형성은 VCO의 출력 신호에서 지터(jitter)와 직접적으로 관련이 있다.
도2는 다른 종래 기술의 지연 셀의 개략도이다. 전압-전류 변환기(30)는 인가되는 제어 전압으로부터 제어 바이어스 전류(IBIAS)를 생성하는데 이용된다. 이러한 바이어스 전류는 제어 전압(CTLBIAS)을 이용하여 VCO단에 미러(mirror)된다. 전압-전류 변환기(30)는 게이트에 인가되는 외부 NBIAS 전류를 갖는 바이어스 트랜지스터(33)에 의해 바이어스되는 차동 쌍(31)을 이용한다. 차동 쌍(31)은 게이트에 인가되는 차동 제어 신호를 가진다. 미러 트랜지스터(35)는 다이오드 연결형 트랜지스터(37)를 통해 드로잉된 전류를 미러시킨다. 트랜지스터(36)는 구성을 완성하기 위해 연결된다. 미러된 전류 IBIAS는 지연단(140)으로 바이어스 전류를 제공한다. 바람직하지 못하게도, 전압-전류 변환기(30)는 전압이 변화될 때부터 주파수가 변화될 때까지 위상 동기 루프인 피드백 루프에 지연을 도입한다. 이것은 지터에 부정적인 영향을 미치고, 위상 동기 루프의 안정도를 감소시킨다.
지연단(140)에서 차동 쌍(12)은 차동 입력(IN 및 INZ)을 수신한다. 차동 쌍(12)은 바이어스 전압(CTLBIAS) 하에 있는 바이어스 트랜지스터(13)에 연결된다. 바이어스 트랜지스터(13)는 차동 쌍을 통해 전류(I)를 접지 레벨로 풀링하는 전류원으로서 작용한다. 4개의 트랜지스터는 로드(10)를 형성한다. 하나의 다이오드 연결형 트랜지스터(diode connected transistor)(21) 및 하나의 다이오드 비연결형트랜지스터(non-diode connected transistor)(11)는 차동 쌍(12)의 각 레그를 따라 연결된다. 로드(10)의 임피던스는 출력 노드(14)에 존재하는 이득의 양을 지시한다. 바이어스 전압(LOADBIAS)은 트랜지스터(11)가 스위칭 시점에서 포화상태로 존재하도록 다이오드 비연결형 트랜지스터(11)의 게이트에 제공되어야 한다. 로드(10)를 통해 소싱된(sourced) 전류의 합은 I와 동일하여야 하며, 그렇지 않으면 트랜지스터들 중 적어도 하나가 포화상태를 떠날 것이다. CTLBIAS는 트랜지스터(13)가 포화상태에서 전류(I)를 전달하도록 설정되기 때문에, 로드의 두 사이드는 스위칭 시점에서 I/2를 전달하여야 한다. LOADBIAS는 정확히 설정되지 않으면, 두 사이드는 아주 많거나 또는 아주 적은 전류를 소싱할 수 있다. 결과적으로, 차동 쌍, 또는 로드의 하나 또는 그 이상의 트랜지스터가 포화상태를 벗어날 것이다.
지연단의 트랜지스터가 포화상태로 남아있게 하기 위해서, 로드가 정확하게 바이어스되도록 보장하기 위해 특별한 회로가 요구된다. 도2에서, LOADBIAS를 생성하기 위해 바이어스 생성 회로(150)는 로드(10)의 트랜지스터(11)의 게이트에 연결된다. 바이어스 생성 회로(150)는 다이오드에 연결된 전류원을 제외한 모든 트랜지스터를 갖는 차동 증폭기이다. 트랜지스터는 LOADBIAS가 CTLBIAS의 기대값을 위해 로드를 포화상태로 유지하도록 선택된다. 기존의 직렬 프로토콜(serial protocols)의 엄격한 지터 요건과 결합된 1 내지 2 GHz의 범위에서의 고속 신호처리는 이들 요건을 충족시키기 위해 CTLBIAS 및 LOADBIAS를 적절히 제어하는 것을 어렵게 만든다. 특히, 이러한 구현은 전압-전류 변환기(30)에서의 지연 및 바이어스단(150)에서의 지연으로 인해 느리게 안정화된다.
전술한 바에 비추어, 대칭적인 제어 전압 응답 및 양호한 지터 특성을 갖는 가변 지연 셀을 가지는 것이 바람직할 것이다. 또한, 제어 전압(CTL 및 CTLZ)에서의 변화에 빠르게 반응함으로써 PLL 피드백 루프에서의 지연을 최소화시키고, 용이하면서 효과적인 비용으로 구현되는 매우 유연한 설계를 이용함으로써 이것을 이루는 것이 바람직할 것이다.
본 발명은 전자회로 설계에 관한 것으로서, 특히 차동 출력 신호를 획득하는데 이용하기 위한 자기 바이어스 로드(self-biasing load)를 갖는 가변 지연 셀(variable delay cell)에 관한 것이다.
도1은 종래 기술의 차동 지연 회로를 도시한 도면.
도2는 제2 종래 기술의 차동 지연 회로를 도시한 도면.
도3a는 본 발명의 실시예에 따른 가변 지연 셀에 이용되는 로드의 개략도.
도3b 내지 도3d는 도3a의 로드의 소신호 분석을 위한 개략도.
도4는 본 발명의 실시예에 따른 지연 셀의 개략도.
도5는 도4의 지연 셀의 다른 실시예의 개략도.
도6은 본 발명의 다른 실시예에 따른 지연 셀의 개략도.
도7은 본 발명의 실시예에 따른 가변 지연 셀이 적용될 수 있는 시스템의 블록도.
발명의 요약
차동 지연 셀 신호를 제공하는 회로가 개시되어 있다. 자기 바이어스 로드에 연결된 한 쌍의 드로 트랜지스터(draw transistors)와 함께 이용되는 자기 바이어스 로드를 갖는 액티브 사이드(active side)가 제공된다. 드로 트랜지스터는 바이어스 트랜지스터에 응답하여 로드의 제1 레그 및 제2 레그 아래로 자기 바이어스 로드를 통해 전류를 드로잉한다. 또한, 인액티브 사이드(inactive side)가 제공된다. 액티브 및 인액티브 사이드는 차동 제어 입력에 응답하여 각 사이드를 통해 드로잉된 전류량을 지시하는 전류 스티어링 회로(current steering circuit)에 연결된다.
본 발명의 실시예는 전압 제어 셀을 구현하는데 적합한 자기 바이어스 로드를 갖는 가변 지연 셀을 제공한다. 로드가 자기 바이어스되기 때문에 로드를 위한 바이어스 전류를 외부에서 생성할 필요가 없어진다. 이것은 설계를 상당히 단순화시키고 설계의 응답 시간을 개선시킨다. 또한, 로드가 바이어스 트랜지스터의 바이어스 전류에서의 변화에 응답하여 용이하게 자기 바이어스되기 때문에, 바이어스 트랜지스터에서의 바이어스 전류를 적절히 변화시킴으로써 바람직한 기능들이 달성될 수 있다. 특히, 상승 및 하강 에지의 슬루 레이트(slew rate)는 이러한 방식으로 제어될 수 있다. 로드가 완전 차동 출력을 제공하기 때문에, 50% 듀티 싸이클(duty cycle)뿐만 아니라 노이즈 면역성이 용이하게 획득된다.
도3a는 본 발명의 실시예에서 이용하기 위한 로드의 개략도이다. 제1 쌍의트랜지스터(41 및 42)는 소스-소스 및 드레인-드레인으로 서로 연결되며 소스는 전원공급기(power supply)에 연결된다. 마찬가지로, 제2 쌍의 트랜지스터(43 및 44)는 소스-소스 및 드레인-드레인으로 서로 연결되며 소스는 전원공급기에 연결된다. 트랜지스터(42 및 43)는 다이오드 연결형이다. 또한, 트랜지스터(41 및 44)의 게이트는 로드의 다른 사이드에서 다이오드 연결형 트랜지스터(42 및 43)의 게이트에 교차 결합된다. 여기서, 트랜지스터(41 및 44)는 교차 결합 트랜지스터로서 언급되고, 트랜지스터(42 및 43)는 다이오드 연결형 트랜지스터로서 언급된다. 따라서, 다이오드 연결형 트랜지스터(42)의 게이트는 교차 결합 트랜지스터(44)의 게이트에 연결되고, 마찬가지로 다이오드 연결형 트랜지스터(43)의 게이트는 교차 결합 트랜지스터(41)의 게이트에 연결된다. 완전 차동 출력 전압은 로드의 레그(51)와 레그(52) 사이에서 획득될 수 있다. 설계자는 통상적으로 다이오드 연결형 트랜지스터가 낮은 출력 임피던스와 그에 상응하는 낮은 이득을 초래하기 때문에 로드에서의 다이오드 연결형 트랜지스터의 이용을 통상적으로 무시할 것이다. 하기에서 설명되는 로드 구성은 높은 출력 임피던스와 그에 상응하는 높은 이득을 초래한다.
도3b 내지 도3d는 도3a의 로드의 소신호 분석을 위한 개략도이다. 로드 임피던스(RL)가 드레인을 바라본다고 판단하면, 트랜지스터는 저항(resistor)으로서 전류원과 병렬로 모델링된다. 따라서, R41, R42, R43및 R44는 각각 트랜지스터(41 내지 44)의 출력 저항에 상응한다. 전류원은 GM(Vin)과 동일한 전류를 출력한다. Vin는 전류원의 양단 전압이기 때문에, 1/GM의 등가의 임피던스가 발생된다. 이러한 경우에, 로드의 각 절반의 양단 전압은 VO/2로 강하된다. 따라서, 트랜지스터(41)에 대해 Vin = VO/2이고, 트랜지스터(42)에 대해 Vin = -VO/2이다. 도3c 및 도3d는 단지 로드의 절반을 나타낸다. 동일한 분석이 다른 절반에 적용된다. 도3c에서 전류원이 삭제되면, 단지 서로 병렬인 R42및 R41을 나타내는 도3d가 산출된다. 따라서, R42에 병렬인 R41은 하나의 레그 위에서 드레인을 바라보는 로드 임피던스이다.
도4는 본 발명의 실시예에 따른 지연 셀의 개략도이다. 지연 셀은 3개의 주요 블록, 즉 액티브 사이드(70), 인액티브 사이드(80) 및 전류 스티어링 회로(60)로 이루어진다. 전류 스티어링 회로(60)는 차동 쌍(63 및 64) 및 전류원 트랜지스터(65)를 포함한다. 제어 신호(CTL 및 CTLZ)는 지연 셀의 액티브 사이드(70) 및 인액티브 사이드(80)를 통해 흐르는 전류량을 차례로 지시하는 차동 쌍(63 및 64)을 구동시킨다. 지연 셀의 액티브 사이드를 통해 흐르는 전류량을 증가시킴으로써 출력의 스위칭 속도가 증가된다. 더 많은 전류가 회로의 액티브 사이드를 통해 흐르면, 출력 로드 커패시터(도시되지 않음)는 더 빠르게 충전될 것이다.
액티브 사이드(70)는 차동 증폭기이고, 레그(51 및 52)는 각각 차동 쌍의 트랜지스터(53 및 54)에 연결된다. 트랜지스터(53 및 54)는 로드(40)를 통해 레그(51 및 52) 아래로 전류를 드로잉한다는 의미에서 드로 트랜지스터이다. 로드(40)는 소스-소스 및 드레인-드레인으로 연결된 두 쌍의 트랜지스터를 포함하며 각 쌍의 하나의 트랜지스터는 다이오드 연결형이며 다른 트랜지스터는 교차 결합된다. 각 쌍은 레그(51 및 52) 위에 위치한다. 레그(51 또는 52)는 차동 출력을 위한 출력 노드이다. 바이어스 트랜지스터(55)는 차동 쌍(53 또는 54)의 소스에 연결된다. 바이어스 트랜지스터(55)가 포화상태로 남아 있도록 바이어스 전압(NBIAS)이 선택된다면, 바이어스 트랜지스터(55)는 일정한 전류원으로서 작용한다. 레그(51 및 52)에 이용 가능한 전류는 정적으로 NBIAS에 의해 지시되고, 동적으로 CTL 및 CTLZ에 의해 지시된다. 최소의 전류는 CTL 또는 CTLZ가 전류원 트랜지스터(65)로부터 출발하는 모든 전류를 인액티브 사이드(80)로 전환시킬 때 획득된다. 또한, 이러한 조건에서, 바이어스 트랜지스터(55)에 의해 공급되는 전류만이 지연단(70)을 통해 드로잉된다. 최대 전류 로드 (및 그에 따른 속도)는 CTL 또는 CTLZ가 전류원 트랜지스터(65)로부터의 모든 전류를 액티브 사이드(70)로 전환시킬 때 획득된다. 이러한 경우에, 바이어스 트랜지스터(55)로부터의 전류는 전류원 트랜지스터(65)로부터의 전류와 합해진다.
종래 기술과는 달리, NBIAS에서의 변화는 로드(40)가 자기 바이어스되고, 로드(40)의 트랜지스터가 NBIAS 전류의 넓은 범위에 걸쳐 스위칭 시점에서 포화상태로 남아 있을 것이기 때문에 로드의 재설계를 필요치 않는다. 또한, PBIAS의 외부 생성이 존재하지 않으므로, 초기 설계가 매우 단순화된다. 편리하게도, 출력의 스위칭 속도는 NBIAS를 변화시킴으로써 제어될 수 있다. 통상적으로, 차동 증폭기(60)의 출력은 용량성 로드를 가질 것이기 때문에, 차동 증폭기의 레그 아래로 흐르는 전류를 증가시키는 NBIAS 전류에서의 변화는 출력 용량성 로드의 스위칭 속도를 증가시킬 것이다. 특히, 회로가 완전 차동이므로 공통 모드 노이즈를 제거한다. 이것은 예를 들어, 동일한 기판 상에 디지털 마이크로프로세서와 인접하여 동작하는 아날로그 회로에 극히 중요하다. 또한, 차동 쌍의 두 신호가 180° 만큼 위상을 달리하고, 상태 변화는 각 신호가 싱글엔디드형 설계의 경우에서처럼 무관한 임계 전압에 도달할 때가 아니라 두 신호의 교차 시점에서 일어나기 때문에, 회로의 차동 본질은 설계가 50% 듀티 싸이클을 유지하도록 허가한다. 또한, 바이어스 전류를 변화시키는 것은 바이어스 전류에서의 변화에 비례하는 상승 및 하강 에지의 슬루 레이트에서의 비례 변화를 야기한다. 이것은 스위칭이 바이어스 전류의 넓은 범위를 위한 동일한 DC 전압 주위에서 일어나는 것을 보장하고 양쪽 에지가 영향을 받는 이유로 지연의 더 넓은 범위를 고려하기 때문에 바람직하다. 이러한 실시예에서, 인액티브 사이드(80)는 액티브 사이드(70)의 복제이며, 차동 쌍은 액티브 사이드(70) 및 인액티브 사이드(80)에서 모두 동일한 입력을 수신한다. 이러한 실시예의 하나의 사소한 변화로, 인액티브 사이드의 차동 쌍이 입력(IN 및 INZ)을 수신하는 것이 아니라 드레인에 연결된 게이트를 가지는 것이다. 이러한 사소한 변화는 입력에 의해 나타나는 캐패시턴스가 감소되기 때문에 고속 신호처리를 허가한다. 하지만, 그것은 전류 스티어링 회로(60)에 의해 나타나는 로드에서의 변화를 야기할 것이다. 이러한 실시예 및 그 변화는 5단 VCO를 구현하는데 적합함을 알 수 있다.
도5는 도4의 지연 셀의 다른 실시예의 개략도이다. 이러한 실시예는 한 쌍의 트랜지스터(101)가 소스-소스 및 드레인-드레인으로 연결되고 차동 쌍에 연결되며 드레인에 교차 결합된 게이트를 갖는 것을 제외하고 도4와 동일하다. 마찬가지로, 회로의 인액티브 사이드는 동일한 구성으로 연결된 복제 트랜지스터(102)를 가진다. 본 발명이 속한 기술분야에서 통상의 지식을 가진 자는 이러한 변형이 증폭기의 이득을 증가시키고 약간의 히스테리시스를 제공함을 이해할 것이다. 가산 이득은 이러한 지연 셀 실시예를 이용함으로써 2단 VCO의 합성을 허가한다.
도6은 본 발명의 다른 실시예의 지연 셀의 개략도이다. 도4에 도시된 바와 같이, 지연 셀은 3개의 주요 블록, 즉 액티브 사이드(70), 인액티브 사이드(80) 및 전류 스티어링 회로(160)로 이루어진다. 전류 스티어링 회로(160)는 P형 트랜지스터로서의 차동 쌍(163 및 164)과 P형 전류원 트랜지스터(165)를 포함한다. 이러한 경우에, 도4에서처럼 전류를 싱크시키기 보다는 전류를 스티어링하는 전류 스티어링 회로는 제어 입력(CTL 및 CTLZ)에 응답하여 전류를 소싱한다. 이러한 실시예에서, NBIAS는 사이드의 바이어스 트랜지스터가 사이드를 포화 영역에서 유지시키는 동안에 최대 전류량을 드로잉하도록 설정되어야 한다. 따라서, 전류 스티어링 회로가 하나의 사이드 또는 다른 사이드로 전류를 소싱하면, 각각의 사이드에 의해 보다 적은 전류가 공급되어, 바이어스 트랜지스터(55)에 의해 드로잉되는 총 전류를 달성하게 된다. PBIAS 전류는 전류원 트랜지스터(165)의 게이트를 구동시키기 위해 생성된다. 또한, PBIAS 전류는 전류원 트랜지스터(165) 및 상응하는 전류 스티어링 회로가 사이드를 포화 영역 밖으로 구동시키지 않으면서 전류가 소싱되는 사이드의 상응하는 바이어스 트랜지스터(55)의 전류 수요를 충족시킬 만큼 충분한 전류를 소싱할 수 있도록 선택되어야 한다. 하지만, PBIAS 전류는 최상의 위상 동기 루프 설계가 적절히 동작하는 발진(oscillation)을 필요로 하기 때문에 발진을 위한 불충분한 전류가 액티브 지연단(70)을 통해 제공되지는 않도록 선택되어야 한다. 도6의 실시예의 다른 특징들은 도4에 관련하여 도시되고 설명된 것들과 동일하다.
도7은 본 발명의 실시예에 따른 가변 지연 셀이 이용될 수 있는 시스템의 블록도이다. 제1 노드(200)는 제2 노드(202)에 차례로 연결되는 직렬 버스(204)에 연결된다. 노드(200 및 202)는 범용 컴퓨터 및 데이터가 입출력되는 다른 장치일 수 있다. 예를 들어, 노드(200)는 범용 컴퓨터일 수 있고, 노드(202)는 벌크 기억 장치(bulk storage device), 아이볼 카메라(eyeball camera) 또는 프린터일 수 있다. 이것은 노드를 구성할 수 있는 것의 배타적인 리스트로서 고려되지 않는다. 제1 노드(200)는 로컬 클럭에 상응하는 제1 시간 도메인(210)에서 존재한다. 마찬가지로, 제2 노드(202)는 로컬 클럭에 상응하는 제2 시간 도메인(212)에서 동작한다. 따라서, 노드(202)가 제1 노드(200)에 의해 수신되는 데이터를 직렬 버스(204) 상으로 클러킹하면, 클럭 도메인들은 동기되어야 한다. 클럭 복원 회로(clock recovery circuit)(CRC)(206)는 이러한 기능을 수행한다. CRC(206)를 구현하는데 이용된 전압 제어 발진기(208)는 도4, 도5 및 도6에 도시된 본 발명의 실시예에 따른 지연 셀을 이용함으로써 구현될 수 있다. 따라서, 지연 셀은 CRC의 구현에 아주 중요하고, 전술한 바와 같은 실시예는 고속 동작을 허가한다.
전술한 명세서에서, 본 발명은 특정 실시예에 관하여 기술되었다. 하지만, 첨부된 청구항에 설명된 본 발명의 사상 및 범위를 벗어나지 않고, 본 발명의 다양한 변형 및 변경이 이루어질 수 있음은 명백하다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미에서 간주되어야 한다. 그러므로, 본 발명의 범위는 첨부된 청구항들에 의해서만 제한되어야 한다.

Claims (20)

  1. 제1 바이어스 트랜지스터에 연결된 차동 쌍에 연결된 자기 바이어스 로드를 포함하는 액티브 사이드(active side) - 상기 액티브 사이드는 차동 출력을 제공함 -;
    인액티브 사이드(inactive side); 및
    상기 액티브 사이드와 상기 인액티브 사이드 사이에 연결되며, 차동 제어 입력에 응답하여 각 사이드를 통해 드로잉된 전류량을 스티어링하기 위한 전류 스티어링 회로(current steering circuit)
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 인액티브 사이드는 상기 액티브 사이드의 복제인
    장치.
  3. 제1항에 있어서,
    상기 전류 스티어링 회로는,
    제2 차동 쌍; 및
    전류원 트랜지스터를 포함하는
    장치.
  4. 제1항에 있어서,
    상기 자기 바이어스 로드는,
    제1 및 제2 다이오드 연결형 트랜지스터; 및
    상기 제1 및 제2 다이오드 연결형 트랜지스터에 소스-소스 및 드레인-드레인으로 각각 연결된 제1 및 제2 교차 결합 트랜지스터 - 상기 제1 및 제2 교차 결합 트랜지스터의 게이트는 상기 제2 및 제1 다이오드 연결형 트랜지스터의 게이트에 각각 연결됨 - 를 포함하는
    장치.
  5. 제4항에 있어서,
    상기 로드의 모든 트랜지스터는 P형 트랜지스터인
    장치.
  6. 제4항에 있어서,
    상기 로드의 모든 트랜지스터는 N형 트랜지스터인
    장치.
  7. 제1항에 있어서,
    상기 액티브 사이드, 상기 인액티브 사이드 및 상기 전류 스티어링 회로는 집적 회로의 일부로서 형성된
    장치.
  8. 제3항에 있어서,
    상기 인액티브 사이드는 상기 액티브 사이드의 복제이고, 상기 제1 바이어스 트랜지스터는 상기 사이드를 포화상태로 유지시키는 최소의 전류량을 드로잉하도록 바이어스되는
    장치.
  9. 제8항에 있어서,
    상기 전류 스티어링 회로는 상기 제2 차동 쌍에 인가되는 차동 제어 전압에 응답하여 상기 인액티브 사이드 및 상기 액티브 사이드 중 하나로부터 전류를 드로잉하는 전압 제어 전류원으로서 작용하는
    장치.
  10. 제3항에 있어서,
    상기 제1 바이어스 트랜지스터는 상기 사이드가 포화상태로 유지되는 동안 최대의 전류량을 드로잉하도록 바이어스되는
    장치.
  11. 제10항에 있어서,
    상기 전류 스티어링 회로는 상기 제2 차동 쌍에 인가되는 차동 제어 전압에 응답하여 상기 액티브 사이드 및 상기 인액티브 사이드 중 하나로 전류를 소싱하는 전압 제어 전류원으로서 작용하는
    장치.
  12. 지연 셀의 액티브 사이드 및 인액티브 사이드 - 상기 액티브 사이드 및 상기 인액티브 사이드는 각각 자기 바이어스 로드를 가짐 - 를 제공하는 단계; 및
    차동 제어 신호에 응답하여 상기 액티브 사이드 및 상기 인액티브 사이드 중하나를 통해 전류를 스티어링하는 단계
    를 포함하는 방법.
  13. 제12항에 있어서,
    상기 스티어링하는 단계는,
    상기 액티브 사이드를 포화상태로 유지시키는 최소의 전류를 드로잉하도록 상기 액티브 사이드를 바이어스시키는 단계;
    상기 액티브 사이드에서 포화상태를 유지하는 최대 전류를 드로잉하도록 전류 스티어링 회로를 바이어스시키는 단계; 및
    상기 액티브 사이드 및 상기 인액티브 사이드 중 하나를 통해 전류를 드로잉하도록 상기 전류 스티어링 회로의 차동 쌍의 게이트로 제어 전압을 스위칭하는 단계를 포함하는
    방법.
  14. 제12항에 있어서,
    상기 스티어링하는 단계는,
    상기 액티브 사이드를 포화상태로 유지시키는 최대 전류를 드로잉하도록 상기 액티브 사이드를 바이어스시키는 단계;
    상기 최대 전류를 소싱하도록 전류 스티어링 회로를 바이어스시키는 단계; 및
    상기 액티브 사이드 및 상기 인액티브 사이드 중 하나로 전류를 소싱하도록 상기 전류 스티어링 회로의 차동 쌍의 게이트에서 제어 전압을 스위칭하는 단계
    를 포함하는 방법.
  15. 직렬 버스;
    상기 직렬 버스에 연결된 제1 노드 및 제2 노드 - 상기 제1 노드는 제1 클럭 도메인에서 동작함 -; 및
    상기 제1 클럭 도메인을 제2 클럭 도메인과 동기시키기 위한 상기 제1 노드 내의 클럭 복원 회로(clock recovery circuit)(CRC) - 상기 CRC는 액티브 사이드, 인액티브 사이드 및 전류 스티어링 회로를 갖는 가변 지연 셀을 포함하고, 상기 전류 스티어링 회로는 차동 제어 입력에 응답하여 각 사이드를 통해 드로잉된 전류량을 스티어링하도록 상기 액티브 사이드와 상기 인액티브 사이드 사이에 연결됨-
    를 포함하는 시스템.
  16. 제15항에 있어서,
    상기 전류 스티어링 회로는,
    제2 차동 쌍; 및
    전류원 트랜지스터를 포함하는
    시스템.
  17. 제16항에 있어서,
    상기 인액티브 사이드는 상기 액티브 사이드의 복제인
    시스템.
  18. 제17항에 있어서,
    상기 액티브 사이드는 바이어스 트랜지스터에 연결된 차동 쌍에 연결된 자기 바이어스 로드를 포함하고, 상기 액티브 사이드는 차동 출력을 제공하는
    시스템.
  19. 제18항에 있어서,
    상기 바이어스 트랜지스터는 상기 사이드를 포화상태로 유지시키는 동안 최대 전류를 드로잉하도록 바이어스되고, 상기 전류 스티어링 회로는 상기 제2 차동 쌍에 인가되는 차동 제어 전압에 응답하여 상기 액티브 사이드 및 상기 인액티브사이드 중 하나로 전류를 소싱하는 전압 제어 전류원으로서 작용하는
    시스템.
  20. 제19항에 있어서,
    상기 바이어스 트랜지스터는 상기 사이드를 포화상태로 유지시키는 동안 최대 전류를 드로잉하도록 바이어스되고, 상기 전류 스티어링 회로는 상기 제2 차동 쌍에 인가되는 차동 제어 전압에 응답하여 상기 액티브 사이드 및 상기 인액티브 사이드 중 하나로부터 전류를 드로잉하는 전압 제어 전류원으로서 작용하는
    시스템.
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