KR20210014833A - 증폭기 - Google Patents

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KR20210014833A
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홍혁기
이지훈
조규형
김재흥
강현욱
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삼성전자주식회사
한국과학기술원
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Abstract

일 측면에 따른 증폭기는, 제1 내부 입력과 연결된 게이트, 제1 출력과 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 제1 입력 트랜지스터를 포함한다. 또한, 제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 제2 입력 트랜지스터를 포함한다.
본 개시에 따른 증폭기는, 제1 내부 입력과 연결된 게이트, 검출 노드와 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 제1 레플리카 트랜지스터를 포함한다. 또한, 증폭기는, 제2 내부 입력과 연결된 게이트, 검출 노드와 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 제2 레플리카 트랜지스터를 포함한다. 또한, 바이어스 전압과 연결된 게이트, 검출 노드와 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 바이어스 트랜지스터를 포함한다.

Description

증폭기{AMPLIFIER}
본 개시는 증폭기에 관한다.
증폭기는 전자 디바이스에 탑재되어 음성 신호, 바이오 신호 등을 증폭시키는 역할을 수행한다. 증폭기가 적용되는 어플리케이션에 따라 요구되는 노이즈 수준 및 대역폭이 상이할 수 있다. 예를 들어, 스피커의 음성 인식용 피에조(piezo) 마이크 어레이에서 나오는 신호의 증폭 과정에서는 1uV이하의 노이즈와 20kHz 이상의 대역폭이 요구된다.
종래에는 전류를 효과적으로 재사용할 수 있는 전류-재이용 증폭기가 이용되었으나, 전류-재이용 증폭기는 다수의 트랜지스터를 쌓아 증폭기를 구성하기 때문에 높은 전원이 증폭기에 인가되어야 한다. 높은 전원이 증폭기에 인가될수록 증폭기의 전력 소모량이 증가하게 된다.
이에, 저잡음 저전력에서 동작하는 증폭기에 대한 연구의 필요성이 요구되는 실정이다.
증폭기를 제공하는데 있다. 해결하려는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 또 다른 기술적 과제들이 존재할 수 있다.
상술한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 개시의 제1 측면은, 제1 내부 입력과 연결된 게이트(gate), 제1 출력과 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 제1 입력 트랜지스터; 제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 제2 입력 트랜지스터; 상기 제1 내부 입력과 연결된 게이트, 검출 노드(detection node)와 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 제1 레플리카 트랜지스터(replica transistor); 상기 제2 내부 입력과 연결된 게이트, 상기 검출 노드와 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 제2 레플리카 트랜지스터; 및 바이어스 전압과 연결된 게이트, 상기 검출 노드와 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 바이어스 트랜지스터;를 포함하는, 증폭기를 제공할 수 있다.
또한, 상기 제1 레플리카 트랜지스터는 상기 제1 입력 트랜지스터의 구성을 복제한 것이고, 상기 제2 레플리카 트랜지스터는 상기 제2 입력 트랜지스터의 구성을 복제한 것인, 증폭기를 제공할 수 있다.
또한, 상기 증폭기는, 상기 검출 노드, 상기 제1 내부 입력 및 상기 제2 내부 입력과 연결되는 바이어스 제어 회로;를 더 포함하고, 상기 바이어스 제어 회로는, 상기 검출 노드의 검출 전압에 기초하여 상기 제1 내부 입력 및 상기 제2 내부 입력의 입력 값을 조정하는 것인, 증폭기를 제공할 수 있다.
또한, 상기 바이어스 제어 회로는, 상기 검출 노드의 검출 전압이 목표 전압에 대응되도록, 상기 제1 내부 입력 및 상기 제2 내부 입력의 입력 값을 피드백하는 것인, 증폭기를 제공할 수 있다.
또한, 상기 증폭기는, 상기 바이어스 제어 회로와 연결되는 능동 부하(active load);를 더 포함하고, 상기 검출 노드의 검출 전압이 목표 전압에 대응될 때까지, 상기 능동 부하의 저항 값이 변화함으로써 상기 검출 전압이 보정되는 것인, 증폭기를 제공할 수 있다.
또한, 상기 능동 부하의 저항 값은, 상기 바이어스 제어 회로로부터 상기 능동 부하에 인가되는 전압에 기초하여 결정되는 것인, 증폭기를 제공할 수 있다.
또한, 상기 제1 입력 트랜지스터가 n개(n은 자연수)의 개별 트랜지스터를 포함하고, 상기 제2 입력 트랜지스터가 m개(m은 자연수)의 개별 트랜지스터를 포함하는 경우, 상기 제1 레플리카 트랜지스터 및 상기 제2 레플리카 트랜지스터 각각은 m개 및 n개의 개별 트랜지스터를 포함하는 것인, 증폭기를 제공할 수 있다.
또한, 상기 증폭기는, 외부 입력; 상기 외부 입력과 상기 제1 내부 입력을 연결하는 제1 커패시터; 및 상기 외부 입력과 상기 제2 내부 입력을 연결하는 제2 커패시터;를 더 포함하고, 상기 제1 커패시터 및 상기 제2 커패시터에 의해, 상기 제1 내부 입력 및 상기 제2 내부 입력은 상기 외부 입력 전압과 독립적인 것인, 증폭기를 제공할 수 있다.
또한, 상기 증폭기는 1μV 이하의 노이즈 및 20kHz 이상의 대역폭(bandwidth)을 갖는 것인, 증폭기를 제공할 수 있다.
본 개시의 제 2 측면은, 제1 내부 입력과 연결된 게이트, 제1 출력과 연결된 드레인(drain), 및 전원과 연결된 소스(source)를 갖는 제1 입력 트랜지스터; 제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 드레인, 및 상기 전원과 연결된 소스를 갖는 제2 입력 트랜지스터; 상기 제1 내부 입력과 연결된 게이트, 검출 노드와 연결된 드레인, 및 상기 전원과 연결된 소스를 갖는 제1 레플리카 트랜지스터; 상기 제2 내부 입력과 연결된 게이트, 상기 검출 노드와 연결된 드레인, 및 전원과 연결된 소스를 갖는 제2 레플리카 트랜지스터; 및 바이어스 전압과 연결된 게이트, 상기 검출 노드와 연결된 드레인, 및 접지된 소스를 갖는 바이어스 트랜지스터;를 포함하는, 증폭기를 제공할 수 있다.
또한, 본 개시의 제 3 측면은, 제1 내부 입력과 연결된 게이트, 제1 출력과 연결된 드레인, 및 접지된 소스를 갖는 제1 입력 트랜지스터; 제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 드레인, 및 접지된 소스를 갖는 제2 입력 트랜지스터; 상기 제1 내부 입력과 연결된 게이트, 검출 노드와 연결된 드레인, 및 접지된 소스를 갖는 제1 레플리카 트랜지스터; 상기 제2 내부 입력과 연결된 게이트, 상기 검출 노드와 연결된 드레인, 및 접지된 소스를 갖는 제2 레플리카 트랜지스터; 및 바이어스 전압과 연결된 게이트, 상기 검출 노드와 연결된 소스, 및 전원과 연결된 드레인을 갖는 바이어스 트랜지스터;를 포함하는, 증폭기를 제공할 수 있다.
본 개시에 따른 증폭기는 꼬리 전류(tail current)를 이용하는 대신 레플리카 트랜지스터 및 바이어스 트랜지스터를 이용함으로써, 낮은 수준의 노이즈를 발생시키고 충분한 대역폭을 제공할 수 있다.
또한, 본 개시에 따른 증폭기는 낮은 수준의 전원으로도 동작이 가능한 바, 소모 전력을 감소시킬 수 있다.
도 1a 내지 도 1b는 일 실시예에 따른 증폭기의 개략도이다.
도 2는 일 실시예에 따른 레플리카 트랜지스터를 포함하는 증폭기의 개략도이다.
도 3은 일 실시예에 따른 레플리카 트랜지스터를 포함하는 증폭기의 개략도이다.
도 4는 일 실시예에 따른 능동 부하를 포함하는 증폭기의 개략도이다.
도 5는 일 실시예에 따른 증폭기 및 바이어스 제어 회로를 포함하는 회로도의 예시를 나타내는 도면이다.
도 6은 일 실시예에 따른 외부 전원과 연결된 증폭기의 예시를 나타내는 개략도이다.
도 7은 일 실시예에 따른 증폭기의 동작을 설명하기 위한 흐름도이다.
실시 예들에서 사용되는 용어는 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 명세서의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "??부", "??모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
아래에서는 첨부한 도면을 참고하여 실시 예에 대하여 상세히 설명한다. 그러나 실시 예는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 예에 한정되지 않는다.
이하에서는 도면을 참조하여 실시 예들을 상세히 설명한다.
도 1a 내지 도 1b는 일 실시예에 따른 증폭기의 개략도이다.
도 1a를 참조하면, 기본 증폭기(10a)는 5개의 트랜지스터(M1a, M1b, M2a, M2b, M3)를 포함한다. 도 1a에서 M1a, M1b 및 M3는 NMOS이고, M2a, M2b는 PMOS이다.
M1a는 Vin과 연결된 게이트, M3의 드레인과 연결된 소스, 및 Vout과 연결된 드레인을 포함한다. M1b는 Vip와 연결된 게이트, M3의 드레인과 연결된 소스, 및 Vout과 연결된 드레인을 포함한다.
M2a는 바이어스 전압 Vb2와 연결된 게이트, VDD와 연결된 소스, 및 Vout과 연결된 드레인을 포함한다. M2b는 바이어스 전압 Vb2와 연결된 게이트, VDD와 연결된 소스, 및 Vout과 연결된 드레인을 포함한다.
M3는 바이어스 트랜지스터로서, 바이어스 전압 Vb1과 연결된 게이트, M1a 및 M1b의 소스와 연결된 드레인, 및 접지된 소스를 포함한다. M3에 흐르는 꼬리 전류에 의해 증폭기(10a)는 바이어스된다.
도 1b는 전류-재이용 증폭기(10b)의 개략도로서, 6개의 트랜지스터(M1a, M1b, M2a, M2b, M3, M4)를 포함한다. 전류-재이용 증폭기(10b)는 M1a, M1b에서 이용한 전류를 M2a, M2b에서 재이용한다.
전류-재이용 증폭기(10b)는 기본 증폭기(10a)에 비해 약 2배의 이득을 얻을 수 있다. 이는, 기본 증폭기(10a)는 입력 트랜지스터로 2개의 트랜지스터(M1a, M1b)를 사용하고 있으나, 전류-재이용 증폭기(10b)는 입력 트랜지스터로 4개의 트랜지스터(M1a, M1b, M2a, M2b)를 사용하고 있기 때문이다.
전류-재이용 증폭기(10b)는 증폭기의 기초적 구조를 유지하면서 더 많은 트랜지스터를 쌓은 형태이다. 전류-재이용 증폭기(10b)를 이용하면 전류를 효과적으로 재사용할 수 있으나, 다수의 트랜지스터를 쌓아 증폭기를 구성하기 때문에 더 높은 VDD가 증폭기에 인가되어야 한다. 증폭기에서 더 높은 VDD를 사용할수록 전력 소모가 증가하게 된다.
도 2는 일 실시예에 따른 레플리카 트랜지스터를 포함하는 증폭기의 개략도이다.
도 2를 참조하면, 증폭기(200)는 내부 입력(201, 202), 입력 트랜지스터(211, 212), 레플리카 트랜지스터(221, 222), 바이어스 트랜지스터(230), 출력(241, 242) 및 전원(250)을 포함한다.
도 2의 입력 트랜지스터(211, 212), 레플리카 트랜지스터(221, 222) 및 바이어스 트랜지스터(230) 각각은 NMOS 또는 PMOS로 형성될 수 있다. 실시예의 변형에 따라 입력 트랜지스터(211, 212), 레플리카 트랜지스터(221, 222) 및 바이어스 트랜지스터(230)를 형성하는 NMOS 또는 PMOS의 조합이 다양하게 구성될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
제1 입력 트랜지스터(211)는, 제1 내부 입력(201)과 연결된 게이트, 제1 출력(241)과 연결된 제1 연결선, 및 전원(250)과 연결되거나 접지된 제2 연결선을 가질 수 있다.
제2 입력 트랜지스터(212)는 제2 내부 입력(202)과 연결된 게이트, 제2 출력(242)과 연결된 제1 연결선, 및 전원(250)과 연결되거나 접지된 제2 연결선을 가질 수 있다.
제1 레플리카 트랜지스터(221)는 제1 내부 입력(201)과 연결된 게이트, 검출 노드(260)와 연결된 제1 연결선, 및 전원(250)과 연결되거나 접지된 제2 연결선을 가질 수 있다.
제2 레플리카 트랜지스터(222)는 제2 내부 입력(202)과 연결된 게이트, 검출 노드(260)와 연결된 제1 연결선, 및 전원(250)과 연결되거나 접지된 제2 연결선을 가질 수 있다.
바이어스 트랜지스터(230)는 바이어스 전압(270)과 연결된 게이트, 검출 노드(260)와 연결된 제1 연결선, 및 전원(250)과 연결되거나 접지된 제2 연결선을 가질 수 있다.
제1 입력 트랜지스터(211), 제2 입력 트랜지스터(212), 제1 레플리카 트랜지스터(221), 제2 레플리카 트랜지스터(222) 및 바이어스 트랜지스터(230) 각각이 NMOS 및 PMOS 중 어느 형태의 MOSFET으로 형성되는지에 따라, 증폭기(200)의 회로도가 달라질 수 있다.
도 2에는, 제1 입력 트랜지스터(211), 제2 입력 트랜지스터(212), 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222)는 PMOS로 형성되고, 바이어스 트랜지스터(230)는 NMOS로 형성된 증폭기(200)가 도시된다. 이하에서는 도 2에 도시된 각 트랜지스터의 종류에 기초하여 증폭기(200)를 설명하기로 한다.
제1 입력 트랜지스터(211)는 제1 내부 입력(201)과 연결된 게이트, 제1 출력(241)과 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
제2 입력 트랜지스터(212)는 제2 내부 입력(202)과 연결된 게이트, 제2 출력(242)과 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
제1 레플리카 트랜지스터(221)는 제1 내부 입력(201)과 연결된 게이트, 검출 노드(260)와 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
제2 레플리카 트랜지스터(222)는 제2 내부 입력(202)과 연결된 게이트, 검출 노드(260) 와 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
바이어스 트랜지스터(230)는 바이어스 전압(270)과 연결된 게이트, 검출 노드(260)와 연결된 드레인, 및 접지된 소스를 가질 수 있다.
제1 레플리카 트랜지스터(221)는 제1 입력 트랜지스터(211)의 구성을 복제한 트랜지스터이다. 일 실시예에서 제1 레플리카 트랜지스터(221)는 제1 입력 트랜지스터(211)와 동일한 종류의 MOSFET(NMOS 또는 PMOS)으로 형성될 수 있다. 또한, 제1 레플리카 트랜지스터(221)는 제1 입력 트랜지스터(211)와 동일한 '채널 길이 대비 채널 폭 비율'을 가질 수 있다. 제1 레플리카 트랜지스터(221)는 제1 입력 트랜지스터(211)에 흐르는 전류를 소정의 비율로 복제할 수 있다.
제2 레플리카 트랜지스터(222)는 제2 입력 트랜지스터(212)의 구성을 복제한 트랜지스터이다. 일 실시예에서 제2 레플리카 트랜지스터(222)는 제2 입력 트랜지스터(212)와 동일한 종류의 MOSFET(NMOS 또는 PMOS)으로 형성될 수 있다. 또한, 제2 레플리카 트랜지스터(222)는 제2 입력 트랜지스터(212)와 동일한 '채널 길이 대비 채널 폭 비율'을 가질 수 있다. 제2 레플리카 트랜지스터(222)는 제2 입력 트랜지스터(212)에 흐르는 전류를 소정의 비율로 복제할 수 있다.
검출 노드(260)는, 제1 레플리카 트랜지스터(221)의 드레인 및 제2 레플리카 트랜지스터(222)의 드레인과 연결될 수 있다. 또한, 검출 노드(260)는 바이어스 트랜지스터(230)와 연결될 수 있다.
즉, 검출 노드(260)의 검출 전압(또는 검출 전류)은 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222)의 드레인 전류에 의해 결정될 수 있다. 또한, 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222)의 드레인의 공통성분은 바이어스로 이용될 수 있다.
바이어스 트랜지스터(230)는 증폭기(200)를 안정된 상태로 동작시키는 역할을 수행하는데, 검출 노드(260)의 검출 전압(또는 검출 전류)에 기초하여 바이어스 트랜지스터(230)에 의한 증폭기(200)의 안정성이 결정될 수 있다. 예를 들어, 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되는 경우, 증폭기(200)가 안정된 상태에서 동작할 수 있다.
한편, 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222) 각각의 드레인 전류는, 제1 레플리카 트랜지스터(221)의 게이트에 연결된 제1 내부 입력(201)과 제2 레플리카 트랜지스터(222)의 게이트에 연결된 제2 내부 입력(202)에 의해 결정될 수 있다. 즉, 검출 노드(260)의 검출 전압(또는 검출 전류)이 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222)의 드레인 전류에 의해 결정되는 바, 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값이 조정됨으로써 검출 노드(260)의 검출 전압(또는 검출 전류)이 변화할 수 있다.
상술한 바와 같이, 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응될 때 증폭기(200)가 안정된 상태에서 동작하는 바, 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)과 상이할 경우 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 조정할 필요가 있다.
도 2에 도시되지 않았으나, 검출 노드(260)는 바이어스 제어 회로에 연결될 수 있다. 또한, 바이어스 제어 회로는 제1 내부 입력(201) 및 제2 내부 입력(202)에 연결될 수 있다.
바이어스 제어 회로는 검출 노드(260)의 검출 전압(또는 검출 전류)에 기초하여 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 조정할 수 있다. 일 실시예에서, 바이어스 제어 회로는 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록, 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 피드백할 수 있다.
예를 들어, 검출 노드(260)의 목표 전압이 0.5V인데 검출 전압이 0.3V인 경우, 바이어스 제어 회로는 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 감소시킬 수 있다.
도 2의 증폭기(200)에는 제1 입력 트랜지스터(211), 제2 입력 트랜지스터(212), 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222)가 한 개씩 포함되는 것으로 도시되었으나, 다른 실시예에서 제1 입력 트랜지스터(211), 제2 입력 트랜지스터(212), 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222) 각각은 복수의 개별 트랜지스터를 포함할 수 있다.
예를 들어, 제1 입력 트랜지스터(211)가 n개(n은 자연수)의 개별 트랜지스터를 포함하고, 제2 입력 트랜지스터(212)가 m개(m은 자연수)의 개별 트랜지스터를 포함하는 경우, 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222) 각각은 m개 및 n개의 개별 트랜지스터를 포함할 수 있다.
도 3은 일 실시예에 따른 레플리카 트랜지스터를 포함하는 증폭기의 개략도이다.
도 3에서는, 제1 입력 트랜지스터(311), 제2 입력 트랜지스터(312), 제1 레플리카 트랜지스터(321) 및 제2 레플리카 트랜지스터(322)는 NMOS로 형성되고, 바이어스 트랜지스터(330)는 PMOS로 형성된 증폭기가 도시된다. 이하에서는 도 3에 도시된 트랜지스터의 종류에 기초하여 증폭기(300)를 설명하기로 한다.
제1 입력 트랜지스터(311)는 제1 내부 입력(301)과 연결된 게이트, 제1 출력(341)과 연결된 드레인, 및 접지된 소스를 가질 수 있다.
제2 입력 트랜지스터(312)는 제2 내부 입력(302)과 연결된 게이트, 제2 출력(342)과 연결된 드레인, 및 접지된 소스를 가질 수 있다.
제1 레플리카 트랜지스터(321)는 제1 내부 입력(301)과 연결된 게이트, 검출 노드(360)와 연결된 드레인, 및 접지된 소스를 가질 수 있다.
제2 레플리카 트랜지스터(322)는 제2 내부 입력(302)과 연결된 게이트, 검출 노드(360) 와 연결된 드레인, 및 접지된 소스를 가질 수 있다.
바이어스 트랜지스터(330)는 바이어스 전압(370)과 연결된 게이트, 검출 노드(360)와 연결된 소스, 및 전원(350)과 연결된 드레인을 가질 수 있다.
제1 레플리카 트랜지스터(321)는 제1 입력 트랜지스터(311)의 구성을 복제한 트랜지스터이다. 일 실시예에서 제1 레플리카 트랜지스터(321)는 제1 입력 트랜지스터(311)와 동일한 종류의 MOSFET(NMOS 또는 PMOS)으로 형성될 수 있다. 또한, 제1 레플리카 트랜지스터(321)는 제1 입력 트랜지스터(311)와 동일한 '채널 길이 대비 채널 폭 비율'을 가질 수 있다. 제1 레플리카 트랜지스터(321)는 제1 입력 트랜지스터(311)에 흐르는 전류를 소정의 비율로 복제할 수 있다.
제2 레플리카 트랜지스터(322)는 제2 입력 트랜지스터(312)의 구성을 복제한 트랜지스터이다. 일 실시예에서 제2 레플리카 트랜지스터(322)는 제2 입력 트랜지스터(312)와 동일한 종류의 MOSFET(NMOS 또는 PMOS)으로 형성될 수 있다. 또한, 제2 레플리카 트랜지스터(322)는 제2 입력 트랜지스터(312)와 동일한 '채널 길이 대비 채널 폭 비율'을 가질 수 있다. 제2 레플리카 트랜지스터(322)는 제2 입력 트랜지스터(312)에 흐르는 전류를 소정의 비율로 복제할 수 있다.
검출 노드(360)는, 제1 레플리카 트랜지스터(321)의 드레인 및 제2 레플리카 트랜지스터(322)의 드레인과 연결될 수 있다. 또한, 검출 노드(360)는 바이어스 트랜지스터(330)와 연결될 수 있다.
즉, 검출 노드(360)의 검출 전압(또는 검출 전류)은 제1 레플리카 트랜지스터(321) 및 제2 레플리카 트랜지스터(322)의 드레인 전류에 의해 결정될 수 있다. 또한, 제1 레플리카 트랜지스터(321) 및 제2 레플리카 트랜지스터(322)의 드레인의 공통성분은 바이어스로 이용될 수 있다.
바이어스 트랜지스터(330)는 증폭기(300)를 안정된 상태로 동작시키는 역할을 수행하는데, 검출 노드(360)의 검출 전압(또는 검출 전류)에 기초하여 바이어스 트랜지스터(330)에 의한 증폭기(300)의 안정성이 결정될 수 있다. 예를 들어, 검출 노드(360)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되는 경우, 증폭기(300)가 안정된 상태에서 동작할 수 있다.
한편, 제1 레플리카 트랜지스터(321) 및 제2 레플리카 트랜지스터(322) 각각의 드레인 전류는 제1 레플리카 트랜지스터(321)의 게이트에 연결된 제1 내부 입력(301)과 제2 레플리카 트랜지스터(322)의 게이트에 연결된 제2 내부 입력(302)에 의해 결정될 수 있다. 즉, 검출 노드(360)의 검출 전압(또는 검출 전류)이, 제1 레플리카 트랜지스터(321) 및 제2 레플리카 트랜지스터(322)의 드레인 전류에 의해 결정되는 바, 제1 내부 입력(301) 및 제2 내부 입력(302)의 입력 값을 조정함으로써 검출 노드(360)의 검출 전압(또는 검출 전류)을 변화시킬 수 있다.
도 3에 도시되지 않았으나, 검출 노드(360)는 바이어스 제어 회로에 연결될 수 있다. 또한, 바이어스 제어 회로는 제1 내부 입력(301) 및 제2 내부 입력(302)에 연결될 수 있다.
바이어스 제어 회로는 검출 노드(360)의 검출 전압(또는 검출 전류)에 기초하여 제1 내부 입력(301) 및 제2 내부 입력(302)의 입력 값을 조정할 수 있다. 일 실시예에서, 바이어스 제어 회로는 검출 노드(360)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록, 제1 내부 입력(301) 및 제2 내부 입력(302)의 입력 값을 피드백할 수 있다.
예를 들어, 검출 노드(360)의 목표 전압이 0.5V인데 검출 전압이 0.3V인 경우, 바이어스 제어 회로는 제1 내부 입력(301) 및 제2 내부 입력(302)의 입력 값을 증가시킬 수 있다.
도 4는 일 실시예에 따른 능동 부하를 포함하는 증폭기의 개략도이다.
도 4를 참조하면, 제1 입력 트랜지스터(211), 제2 입력 트랜지스터(212), 제1 레플리카 트랜지스터(221) 및 제2 레플리카 트랜지스터(222)는 PMOS로 형성되고, 바이어스 트랜지스터(230)는 NMOS로 형성된 증폭기(400)가 도시된다.
제1 입력 트랜지스터(211)는 제1 내부 입력(201)과 연결된 게이트, 제1 출력(241)과 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
제2 입력 트랜지스터(212)는 제2 내부 입력(202)과 연결된 게이트, 제2 출력(242)과 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
제1 레플리카 트랜지스터(221)는 제1 내부 입력(201)과 연결된 게이트, 검출 노드(260)와 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
제2 레플리카 트랜지스터(222)는 제2 내부 입력(202)과 연결된 게이트, 검출 노드(260) 와 연결된 드레인, 및 전원(250)과 연결된 소스를 가질 수 있다.
바이어스 트랜지스터(230)는 바이어스 전압(270)과 연결된 게이트, 검출 노드(260)와 연결된 드레인, 및 접지된 소스를 가질 수 있다.
검출 노드(260)는 바이어스 제어 회로에 연결될 수 있다. 또한, 바이어스 제어 회로는 제1 내부 입력(201) 및 제2 내부 입력(202)에 연결될 수 있다.
바이어스 제어 회로는 검출 노드(260)의 검출 전압(또는 검출 전류)에 기초하여 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 조정할 수 있다. 일 실시예에서, 바이어스 제어 회로는 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록, 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 피드백할 수 있다.
예를 들어, 검출 노드(260)의 목표 전압이 0.5V인데 검출 전압이 0.3V인 경우, 바이어스 제어 회로는 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 증가시킬 수 있다.
일 실시예에서 증폭기(400)는 능동 부하(active load)(410)를 포함할 수 있다. 능동 부하(410)에 인가되는 전류(또는 전압)에 의해 능동 부하(410)의 저항 값이 바뀔 수 있다.
능동 부하(410)는 중앙 연결선(420)을 통해 바이어스 제어 회로와 연결될 수 있다. 바이어스 제어 회로로부터 능동 부하(410)에 인가되는 전압(또는 전류)에 기초하여 능동 부하(410)의 저항 값이 결정될 수 있다.
구체적으로, 능동 부하(410)의 트랜지스터(411)는 중앙 연결선(420)을 통해 바이어스 제어 회로와 연결될 수 있다. 트랜지스터(411)는 바이어스 전압과 연결된 게이트, 바이어스 제어 회로와 연결된 드레인, 및 접지된 소스를 가질 수 있다. 도 4에서 트랜지스터(411)는 NMOS로 형성되나, 트랜지스터(411)는 PMOS로도 형성될 수 있다.
도 2에서 상술한 바와 같이, 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응될 때 증폭기(400)가 안정된 상태에서 동작하는 바, 바이어스 제어 회로는 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 조정할 수 있다.
또한, 증폭기(400)에 능동 부하(410)가 포함될 경우, 바이어스 제어 회로가 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값을 조정하는 것 외에, 능동 부하(410)의 저항 값이 변화하여 출력(241, 242)에서 출력되는 전압이 보정될 수 있다.
즉, 증폭기(400)에 능동 부하(410)가 포함됨에 따라, 검출 노드(260)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록 제1 내부 입력(201) 및 제2 내부 입력(202)의 입력 값이 피드백되는 과정에서도, 출력(241, 242)에서 희망 전압에 가까운 전압이 출력될 수 있다.
능동 부하(410)의 회로 구성은 도 4에 도시된 것으로 제한되지 않는다. 인가되는 전압(또는 전류)에 따라 저항 값이 바뀔 수 있는 구조(즉, 이득(gain)이 발생하는 구조)라면 어떤 구조든 능동 부하(410)로 이용될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
도 5는 일 실시예에 따른 증폭기 및 바이어스 제어 회로를 포함하는 회로도의 예시를 나타내는 도면이다.
도 5를 참조하면, 회로도(510)는 증폭기(520) 및 바이어스 제어 회로(530)를 포함한다. 실시예에 따라, 바이어스 제어 회로는 회로도(510)에서 증폭기(520)를 제외한 나머지 회로를 의미할 수도 있다.
증폭기(520)는 내부 입력(Vin), 2개의 입력 트랜지스터, 2개의 레플리카 트랜지스터 및 1개의 바이어스 트랜지스터를 포함할 수 있다. 증폭기(520)에 포함되는 각 트랜지스터의 개수는 상술한 예로 제한되지 않으며, 다른 실시예에서 입력 트랜지스터 및 레플리카 트랜지스터는 3개 이상의 개별 트랜지스터를 포함할 수 있다.
도 5에서는 입력 트랜지스터와 레플리카 트랜지스터는 PMOS, 바이어스 트랜지스터와 능동 부하의 트랜지서는 NMOS로 형성되는 것으로 도시되었으나, 실시예의 변형에 따라 각 트랜지스터를 형성하는 NMOS 또는 PMOS의 조합이 다양하게 구성될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다.
레플리카 트랜지스터는 입력 트랜지스터의 구성을 복제한 트랜지스터이다. 일 실시예에서 레플리카 트랜지스터는 입력 트랜지스터와 동일한 종류의 MOSFET(NMOS 또는 PMOS)으로 형성될 수 있다. 또한, 레플리카 트랜지스터는 입력 트랜지스터와 동일한 '채널 길이 대비 채널 폭 비율'을 가질 수 있다. 레플리카 트랜지스터는 입력 트랜지스터에 흐르는 전류를 소정의 비율로 복제할 수 있다.
증폭기(520)의 검출 노드(521)는 레플리카 트랜지스터의 드레인 및 바이어스 제어 회로(530)와 연결될 수 있다.
바이어스 제어 회로(530)는 검출 노드(521)의 검출 전압(또는 검출 전류)에 기초하여 내부 입력의 입력 값을 조정할 수 있다. 일 실시예에서, 바이어스 제어 회로(530)는 검출 노드(521)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록, 내부 입력의 입력 값을 피드백할 수 있다.
본 개시에 따른 증폭기는 꼬리 전류(tail current)를 이용하는 대신 레플리카 트랜지스터 및 바이어스 트랜지스터를 이용함으로써, 낮은 수준의 노이즈를 발생시키고 충분한 대역폭을 제공할 수 있다. 예를 들어, 본 개시에 따른 증폭기는 1μV 이하의 노이즈가 발생하고, 20kHz 이상의 대역폭(bandwidth)을 가질 수 있다.
또한, 본 개시에 따른 증폭기는 도 1b에 도시된 전류-재이용 증폭기와 같이 다수의 트랜지스터를 쌓은 형태를 갖지 않으므로, 증폭기에 인가되는 전원의 전압을 낮출 수 있다. 이에 따라 증폭기의 소모 전력을 감소시킬 수 있다. 나아가, 본 개시에 따른 증폭기는 낮은 수준의 신호 왜곡이 발생한다.
또한, 증폭기(520)는 능동 부하를 더 포함할 수 있다. 증폭기(520)에 능동 부하가 포함될 경우, 바이어스 제어 회로가 내부 입력의 입력 값을 조정하는 것 외에, 능동 부하의 저항 값이 변화하여 출력에서 출력되는 전압이 보정될 수 있다.
즉, 증폭기(520)에 능동 부하가 포함됨에 따라, 검출 노드(521)의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록 내부 입력의 입력 값이 피드백되는 과정에서도, 출력에서 희망 전압에 가까운 전압이 출력될 수 있다.
도 6은 일 실시예에 따른 외부 전원과 연결된 증폭기의 예시를 나타내는 개략도이다.
도 6을 참조하면, 증폭기(600)는 제1 내부 입력(611) 및 제2 내부 입력(612)을 갖는다. 또한, 증폭기(600)는 제1 외부 입력(621) 및 제2 외부 입력(622)을 갖는다. 제1 내부 입력(611)과 제1 외부 입력(621)은 제1 커패시터(631)에 의해 연결되고, 제2 내부 입력(612)과 제2 외부 입력(622)은 제2 커패시터(632)에 의해 연결될 수 있다.
제1 커패시터(631) 및 제2 커패시터(632)로 인해, 내부 입력(611, 612)은 외부 입력(621, 622)와 독립적일 수 있다.
도 2에서 상술한 바와 같이, 검출 노드의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응될 때 증폭기(600)가 안정된 상태에서 동작하는 바, 바이어스 제어 회로는 검출 노드의 검출 전압(또는 검출 전류)이 목표 전압(또는 목표 전류)에 대응되도록 내부 입력(621, 622)의 입력 값을 조정할 필요가 있다.
외부 입력(621, 622)은 직접적인 제어가 어려운 바, 본 개시에서는 외부 입력(621, 622)과 내부 입력(611, 612) 사이에 커패시터(631, 632)를 배치함으로써 내부 입력(611, 612)을 외부 입력(621, 622)과 독립시킬 수 있다.
도 7은 일 실시예에 따른 증폭기의 동작을 설명하기 위한 흐름도이다.
도 7에 도시된, 증폭기의 동작에 관한 내용은, 앞서 설명된 도면들에서 설명된 실시예들에 관련되므로, 이하 생략된 내용이라 할지라도, 앞서 도면들에서 설명된 내용들은 도 7의 방법에도 적용될 수 있다.
증폭기는 제1 입력 트랜지스터, 제2 입력 트랜지스터, 제1 레플리카 트랜지스터, 제2 레플리카 트랜지스터 및 바이어스 트랜지스터를 포함할 수 있다.
제1 입력 트랜지스터는, 제1 내부 입력과 연결된 게이트, 제1 출력과 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 가질 수 있다. 제2 입력 트랜지스터는 제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 가질 수 있다. 제1 레플리카 트랜지스터는 제1 내부 입력과 연결된 게이트, 검출 노드와 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 가질 수 있다. 제2 레플리카 트랜지스터는 제2 내부 입력과 연결된 게이트, 검출 노드와 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 가질 수 있다. 바이어스 트랜지스터는 바이어스 전압과 연결된 게이트, 검출 노드와 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 가질 수 있다.
제1 입력 트랜지스터, 제2 입력 트랜지스터, 제1 레플리카 트랜지스터, 제2 레플리카 트랜지스터 및 바이어스 트랜지스터 각각이 NMOS 및 PMOS 중 어느 형태의 MOSFET으로 형성되는지에 따라, 증폭기의 회로도가 달라질 수 있다.
이하에서는 제1 입력 트랜지스터, 제2 입력 트랜지스터, 제1 레플리카 트랜지스터 및 제2 레플리카 트랜지스터는 PMOS로 형성되고, 바이어스 트랜지스터는 NMOS로 형성되는 것으로 전제한다.
증폭기는 바이어스 제어 회로를 포함할 수 있다. 바이어스 제어 회로는 검출 노드와 연결될 수 있다. 또한, 바이어스 제어 회로는 제1 내부 입력 및 제 2 내부 입력에 연결될 수 있다.
도 7을 참조하면, 단계 710에서 바이어스 제어 회로는 검출 노드의 검출 전압(또는 검출 전류)을 획득할 수 있다.
검출 노드는, 제1 레플리카 트랜지스터의 드레인 및 제2 레플리카 트랜지스터의 드레인과 연결될 수 있다. 또한, 검출 노드는 바이어스 트랜지스터와 연결될 수 있다.
즉, 검출 노드의 검출 전압(또는 검출 전류)은 제1 레플리카 트랜지스터 및 제2 레플리카 트랜지스터의 드레인 전류에 의해 결정될 수 있다. 또한, 제1 레플리카 트랜지스터 및 제2 레플리카 트랜지스터의 드레인의 공통성분은 바이어스로 이용될 수 있다.
단계 720에서 바이어스 제어 회로는 획득된 검출 전류(또는 검출 전압)에 기초하여 제1 내부 입력 및 제2 내부 입력의 입력 값을 조정할 수 있다.
제1 레플리카 트랜지스터 및 제2 레플리카 트랜지스터 각각의 드레인 전류는, 제1 레플리카 트랜지스터의 게이트에 연결된 제1 내부 입력과 제2 레플리카 트랜지스터의 게이트에 연결된 제2 내부 입력에 의해 결정될 수 있다.
즉, 검출 노드의 검출 전압(또는 검출 전류)이 제1 레플리카 트랜지스터 및 제2 레플리카 트랜지스터의 드레인 전류에 의해 결정되는 바, 바이어스 제어 회로는 획득된 검출 전류(또는 검출 전압)에 기초하여 제1 내부 입력 및 제2 내부 입력의 입력 값을 조정함으로써 검출 노드의 검출 전압(또는 검출 전류)을 변화시킬 수 있다.
단계 730에서 바이어스 제어 회로는 획득된 검출 전류 또는 검출 전압이 목표 전압 또는 목표 전류에 대응되도록, 제1 내부 입력 및 제2 내부 입력의 입력 값을 피드백할 수 있다.
예를 들어, 검출 노드의 목표 전압이 0.5V인데 검출 전압이 0.3V인 경우, 바이어스 제어 회로는 검출 노드의 검출 전압이 0.5V가 될 때까지 제1 내부 입력 및 제2 내부 입력의 입력 값을 피드백할 수 있다.
본 개시에 따른 증폭기는 저전력 고분해능 저잡음 센서 어플리케이션에 활용될 수 있다. 예를 들어, 본 개시에 따른 증폭기는 피에저(piezo) 마이크에서 출력되는 음성신호를 증폭하는데 이용될 수 있다.
또한, 본 개시에 따른 증폭기는 High resolution sensing 다채널 어플리케이션에 활용될 수 있다. 예를 들어, 본 개시에 따른 증폭기는 소형 바이오-메디컬 디바이스, 임플란트 디바이스에 이용될 수 있다.
또한, 본 개시에 따른 증폭기는 웨어러블 디바잇, 휴대전화. IoT(Internet of Things) 등에 탑재되어 전력 소모를 줄이는데 기여할 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하며, 권리 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점을 포함하는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 제1 내부 입력과 연결된 게이트(gate), 제1 출력과 연결된 제1 연결선, 및 전원과 연결되거나 접지된 제2 연결선을 갖는 제1 입력 트랜지스터;
    제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 제2 입력 트랜지스터;
    상기 제1 내부 입력과 연결된 게이트, 검출 노드(detection node)와 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 제1 레플리카 트랜지스터(replica transistor);
    상기 제2 내부 입력과 연결된 게이트, 상기 검출 노드와 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 제2 레플리카 트랜지스터; 및
    바이어스 전압과 연결된 게이트, 상기 검출 노드와 연결된 제1 연결선, 및 상기 전원과 연결되거나 접지된 제2 연결선을 갖는 바이어스 트랜지스터;
    를 포함하는, 증폭기.
  2. 제 1 항에 있어서,
    상기 제1 레플리카 트랜지스터는 상기 제1 입력 트랜지스터의 구성을 복제한 것이고, 상기 제2 레플리카 트랜지스터는 상기 제2 입력 트랜지스터의 구성을 복제한 것인, 증폭기.
  3. 제 1 항에 있어서,
    상기 증폭기는,
    상기 검출 노드, 상기 제1 내부 입력 및 상기 제2 내부 입력과 연결되는 바이어스 제어 회로;
    를 더 포함하고,
    상기 바이어스 제어 회로는, 상기 검출 노드의 검출 전압에 기초하여 상기 제1 내부 입력 및 상기 제2 내부 입력의 입력 값을 조정하는 것인, 증폭기.
  4. 제 3 항에 있어서,
    상기 바이어스 제어 회로는,
    상기 검출 노드의 검출 전압이 목표 전압에 대응되도록, 상기 제1 내부 입력 및 상기 제2 내부 입력의 입력 값을 피드백하는 것인, 증폭기.
  5. 제 4 항에 있어서,
    상기 증폭기는,
    상기 바이어스 제어 회로와 연결되는 능동 부하(active load);
    를 더 포함하고,
    상기 검출 노드의 검출 전압이 목표 전압에 대응될 때까지, 상기 능동 부하의 저항 값이 변화함으로써 상기 검출 전압이 보정되는 것인, 증폭기.
  6. 제 5 항에 있어서,
    상기 능동 부하의 저항 값은, 상기 바이어스 제어 회로로부터 상기 능동 부하에 인가되는 전압에 기초하여 결정되는 것인, 증폭기.
  7. 제 1 항에 있어서,
    상기 제1 입력 트랜지스터가 n개(n은 자연수)의 개별 트랜지스터를 포함하고, 상기 제2 입력 트랜지스터가 m개(m은 자연수)의 개별 트랜지스터를 포함하는 경우, 상기 제1 레플리카 트랜지스터 및 상기 제2 레플리카 트랜지스터 각각은 m개 및 n개의 개별 트랜지스터를 포함하는 것인, 증폭기.
  8. 제 1 항에 있어서,
    상기 증폭기는,
    외부 입력;
    상기 외부 입력과 상기 제1 내부 입력을 연결하는 제1 커패시터; 및
    상기 외부 입력과 상기 제2 내부 입력을 연결하는 제2 커패시터;
    를 더 포함하고,
    상기 제1 커패시터 및 상기 제2 커패시터에 의해, 상기 제1 내부 입력 및 상기 제2 내부 입력은 상기 외부 입력과 독립적인 것인, 증폭기.
  9. 제 1 항에 있어서,
    상기 증폭기는 1μV 이하의 노이즈 및 20kHz 이상의 대역폭(bandwidth)을 갖는 것인, 증폭기.
  10. 제1 내부 입력과 연결된 게이트, 제1 출력과 연결된 드레인(drain), 및 전원과 연결된 소스(source)를 갖는 제1 입력 트랜지스터;
    제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 드레인, 및 상기 전원과 연결된 소스를 갖는 제2 입력 트랜지스터;
    상기 제1 내부 입력과 연결된 게이트, 검출 노드와 연결된 드레인, 및 상기 전원과 연결된 소스를 갖는 제1 레플리카 트랜지스터;
    상기 제2 내부 입력과 연결된 게이트, 상기 검출 노드와 연결된 드레인, 및 전원과 연결된 소스를 갖는 제2 레플리카 트랜지스터; 및
    바이어스 전압과 연결된 게이트, 상기 검출 노드와 연결된 드레인, 및 접지된 소스를 갖는 바이어스 트랜지스터;
    를 포함하는, 증폭기.
  11. 제1 내부 입력과 연결된 게이트, 제1 출력과 연결된 드레인, 및 접지된 소스를 갖는 제1 입력 트랜지스터;
    제2 내부 입력과 연결된 게이트, 제2 출력과 연결된 드레인, 및 접지된 소스를 갖는 제2 입력 트랜지스터;
    상기 제1 내부 입력과 연결된 게이트, 검출 노드와 연결된 드레인, 및 접지된 소스를 갖는 제1 레플리카 트랜지스터;
    상기 제2 내부 입력과 연결된 게이트, 상기 검출 노드와 연결된 드레인, 및 접지된 소스를 갖는 제2 레플리카 트랜지스터; 및
    바이어스 전압과 연결된 게이트, 상기 검출 노드와 연결된 소스, 및 전원과 연결된 드레인을 갖는 바이어스 트랜지스터;
    를 포함하는, 증폭기.
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