KR101937676B1 - 생체 신호 증폭 회로 - Google Patents

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Abstract

생체 신호 증폭 회로가 개시된다. 일 실시예에 따른 생체 신호 증폭 회로는 주기적으로 동작 상태 및 저전력 상태 사이에서 천이하는 증폭 회로 및 증폭 회로가 동작 상태에 있는 경우 출력 신호를 샘플링하고, 증폭 회로가 저전력 상태에 있는 경우 샘플링된 신호를 유지하는 샘플링 회로를 포함한다.

Description

생체 신호 증폭 회로{BIO SIGNAL AMPLIFYING CIRCUIT}
아래 실시예들은 생체 신호 증폭 회로에 관한 것으로, 더욱 상세하게는 심전도, 근전도, 안전도, 뇌파 등 인체에서 발생하는 다양한 생체 신호를 증폭하는 기술에 관한 것이다.
환자의 건강 상태를 진단하기 위한 다양한 의료 장비들이 개발 중에 있다. 건강 진단 과정에서 환자의 편의, 건강 진단 결과의 신속성 등으로 인하여 환자의 전기적인 생체 신호를 측정하기 위한 의료 장비들의 중요성이 부각되고 있다.
생체 전위는 신체 내 형성된 전기장에 의하여 발생되고, 그 전기장의 강도에 따라 특정 부위의 전압으로 측정될 수 있다. 생체 전위의 근원은 전기 자극에 반응하여 전기적 흥분을 보이는 흥분 세포(excitable cell)이다. 흥분 세포는 전기적 흥분(electric excitation)에 따라 활동 전위(action potential)를 유발하고, 흥분 세포에 의하여 유발된 활동 전위는 신경 섬유를 통하여 전달될 수 있다. 이러한 활동 전위로 인하여 신체 내에서 전기장이 형성될 수 있다.
일 측에 따른 생체 신호를 증폭하는 생체 신호 증폭 회로는 주기적으로 변화하는 제어 신호에 기초하여 동작 상태 및 저전력 상태 사이에서 천이하는 증폭 회로; 및 상기 증폭 회로가 상기 동작 상태에 있는 경우 상기 증폭 회로의 출력 신호를 샘플링하고, 상기 증폭 회로가 상기 저전력 상태에 있는 경우 샘플링된 신호를 유지하는 샘플링 회로를 포함한다.
이 때, 상기 증폭 회로는 동작 모드에 대응하는 동작점에 기초하여 재구성되는 복수의 스위칭 회로들을 포함하고, 상기 생체 신호 증폭 회로는 상기 동작 모드에 대응하는 적어도 하나의 바이어스 전압을 선택하는 선택회로를 더 포함할 수 있다.
또한, 상기 복수의 스위칭 회로들 각각은 소스와 드레인을 공유하는 복수의 트랜지스터들을 포함하고, 제1 동작점에서 상기 복수의 트랜지스터들은 동일한 게이트 신호를 입력 받고, 제2 동작점에서 상기 복수의 트랜지스터들 중 적어도 일부는 해당 트랜지스터를 오프(OFF)시키는 게이트 신호를 입력 받을 수 있다.
또한, 상기 증폭 회로는 택일적으로 온-오프되는 복수의 트랜지스터들을 포함하는 적어도 하나의 스위칭 회로를 포함할 수 있다.
또한, 상기 적어도 하나의 스위칭 회로는 소스와 드레인을 공유하는 두 개의 트랜지스터들을 포함하고, 제1 타이밍에서, 제1 트랜지스터의 게이트는 게이트 신호를 수신하고 제2 트랜지스터는 오프 되며, 제2 타이밍에서, 상기 제1 트랜지스터는 오프 되고 상기 제2 트랜지스터의 게이트는 상기 게이트 신호를 수신할 수 있다.
또한, 상기 증폭 회로는 상기 제어 신호의 주기의 미리 정해진 배수의 주기를 가지는 인에이블 신호를 수신하고, 상기 인에이블 신호가 상기 동작 상태에 대응하는 논리값인 경우 상기 증폭 회로는 입력 신호를 증폭하기 위한 바이어스 전압을 수신할 수 있다.
또한, 상기 샘플링 회로는 직류 서보 루프(direct current servo loop, DSL) 회로의 입력단에 배치될 수 있다. 또한, 상기 샘플링 회로는 부트스트랩(bootstrap) 회로의 입력단에 배치될 수 있다.
다른 일 측에 따른 생체 신호를 증폭하는 생체 신호 증폭 회로는 동작 모드에 대응하는 동작점에 기초하여 재구성되는 복수의 스위칭 회로들; 및 상기 동작 모드에 대응하는 적어도 하나의 바이어스 전압을 선택하는 선택회로를 포함한다.
이 때, 상기 복수의 스위칭 회로들은 상기 동작점에 기초하여 폭과 길이가 재구성될 수 있다.
또한, 상기 복수의 스위칭 회로들 각각은 소스와 드레인을 공유하는 복수의 트랜지스터들을 포함하고, 제1 동작점에서 상기 복수의 트랜지스터들은 동일한 게이트 신호를 입력 받고, 제2 동작점에서 상기 복수의 트랜지스터들 중 적어도 일부는 해당 트랜지스터를 오프(OFF)시키는 게이트 신호를 입력 받을 수 있다.
또한, 상기 동작 모드는 저전력 모드 및 고품질 모드를 포함할 수 있다.
또 다른 일 측에 따른 생체 신호를 증폭하는 생체 신호 증폭 회로는 복수의 트랜지스터들을 포함하는 적어도 하나의 스위칭 회로; 및 상기 복수의 트랜지스터들이 택일적으로 온-오프 되도록 상기 적어도 하나의 스위칭 회로를 제어하는 제어부를 포함한다.
이 때, 상기 적어도 하나의 스위칭 회로는 소스와 드레인을 공유하는 두 개의 트랜지스터들을 포함하고, 제1 타이밍에서, 제1 트랜지스터의 게이트는 게이트 신호를 수신하고 제2 트랜지스터는 오프 되며, 제2 타이밍에서, 상기 제1 트랜지스터는 오프 되고 상기 제2 트랜지스터의 게이트는 상기 게이트 신호를 수신할 수 있다.
또한, 상기 적어도 하나의 스위칭 회로는 상기 생체 신호 증폭 회로의 입력단에 배치될 수 있다.
또한, 상기 생체 신호 증폭 회로는 입력 신호를 고주파로 변조하는 변조부 및 상기 고주파로 변조된 신호를 복조하는 복조부를 더 포함할 수 있다.
또한, 상기 변조부에 포함된 초퍼 및 상기 복조부에 포함된 초퍼를 운영하는 클럭의 일 에지와 상기 스위칭 회로를 운영하는 클럭의 일 에지가 주기적으로 일치되도록 동기화될 수 있다.
도 1은 일 실시예에 따른 생체 신호 증폭 회로를 나타낸 회로도.
도 2는 일 실시예에 따른 트랜스 컨덕턴스 증폭 회로를 나타낸 회로도.
도 3은 일 실시예에 따른 트랜스 임피던스 증폭 회로를 나타낸 회로도.
도 4는 일 실시예에 따른 직류 서보 루프 회로를 나타낸 회로도.
도 5는 일 실시예에 따른 NMOS 트랜지스터의 폭과 길이를 재구성하는 스위칭 회로를 나타낸 회로도.
도 6은 일 실시예에 따른 PMOS 트랜지스터의 폭과 길이를 재구성하는 스위칭 회로를 나타낸 회로도.
도 7은 일 실시예에 따른 NMOS 트랜지스터의 폭과 길이를 복수의 단계들로 재구성하는 스위칭 회로를 나타낸 회로도.
도 8은 일 실시예에 따른 PMOS 트랜지스터의 폭과 길이를 복수의 단계들로 재구성하는 스위칭 회로를 나타낸 회로도.
도 9는 일 실시예에 따른 PMOS 트랜지스터용 노이즈 감쇠 회로를 나타낸 회로도.
도 10은 일 실시예에 따른 NMOS 트랜지스터용 노이즈 감쇠 회로를 나타낸 회로도.
도 11은 일 실시예에 따른 노이즈 감쇠 회로의 효과를 설명하는 그래프.
도 12 및 도 13은 실시예들에 따른 샘플링 신호 및 인에이블 신호의 타이밍을 설명하는 도면.
도 14는 일 실시예에 따른 노이즈 감쇠 회로의 스위칭 제어 신호의 타이밍을 설명하는 도면.
도 15 및 도 16은 일 실시예에 따른 초퍼 운영 클럭과 스위치 회로 운영 클럭의 동기화를 설명하는 도면.
일 실시예에 따른 생체 신호 증폭 회로의 개관( overview )
도 1은 일 실시예에 따른 생체 신호 증폭 회로를 나타낸 회로도이다. 도 1을 참조하면, 일 실시예에 따른 생체 신호 증폭 회로는 심전도, 뇌파 등 다양한 형태의 생체 신호를 계측하는 데 적용될 수 있다.
도 1을 참조하면, 생체 신호 증폭 회로는 생체 신호를 증폭하기 위한 증폭부(120)를 포함한다. 생체 신호 증폭 회로는 증폭부(120)의 전단에 변조 회로(110)를 더 포함할 수 있다. 이 경우, 생체 신호는 변조 회로(110)의 단자(INP) 및 단자(INN)을 통하여 입력될 수 있다. 생체 신호는 변조 회로(110)의 커패시터를 거쳐 AC 커플링된 후, 제1 주파수 신호(Ф1)과 제2 주파수 신호(Ф2)로 구동되는 초퍼를 거쳐 고주파로 변조될 수 있다.
변조 회로(110)는 제3 주파수 신호(Ф3), 제4 주파수 신호(Ф4) 및 커패시터를 이용하여 스위치드 커패시터 저항을 구현하고, 이를 이용하여 증폭부(120)의 단자(INP) 및 단자(INN)의 DC 바이어스 전압을 형성할 수 있다.
고주파로 변조된 생체 신호는 증폭부(120)를 통하여 증폭될 수 있다. 증폭부(120)는 입력 변조 전압을 전류로 변환 증폭하는 트랜스 컨덕턴스(transconductance, TC) 입력단(150)과 전류를 전압으로 변환 증폭하는 트랜스 임피던스(transimpedance, TI) 출력단(160)을 포함한다. 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)의 구체적인 구성은 도 2 및 도 3을 참조하여 후술한다.
도 2는 일 실시예에 따른 트랜스 컨덕턴스 증폭 회로를 나타낸 회로도이다. 일 예로, 도 1의 트랜스 컨덕턴스 입력단(150)의 구체적인 회로 구성은 도 2와 같을 수 있다.
도 2를 참조하면, 트랜지스터(220)의 게이트를 통하여 입력된 신호는 플립드 전압 팔로워(flipped voltage follower)(240)를 거쳐 단자(PREP) 및 단자(PREN)으로 1차 증폭되어 출력될 수 있다. 단자(PREP) 및 단자(PREN)으로 출력된 신호는 공통 소스 증폭기(common source amplifier)(250)를 거쳐 단자(TCOP) 및 단자(TCON)로 직류 레벨 시프팅(DC level shifting) 되어 출력될 수 있다. 트랜지스터(220)의 소스 단자는 저항(270)으로 연결되어 있으며, 저항(270)의 중간 전압은 공통 모드 전압(VCM)으로 출력될 수 있다.
도 1의 생체 신호 증폭 회로는 직류 서보 루프(DC servo loop, DSL)(130) 및 직류 서보 루프(135)를 더 포함할 수 있다. DC 오프셋을 줄이기 위하여 트랜지스터(210)의 게이트를 통하여 도 1의 직류 서보 루프 (130)의 출력 전압이 피드백된다. 또한, 트랜지스터(230)의 게이트를 통하여 도 1의 직류 서보 루프(135)의 출력 전압이 피드백 되어, 초퍼(260)를 거쳐 변조되어 DC 오프셋이 제거될 수 있다.
도 3은 일 실시예에 따른 트랜스 임피던스 증폭 회로를 나타낸 회로도이다. 일 예로, 도 1의 트랜스 임피던스 출력단(160)의 구체적인 회로 구성은 도 3과 같을 수 있다.
도 3을 참조하면, 트랜지스터(310)의 게이트는 도 1의 트랜스 컨덕턴스 입력단(150)의 출력 신호를 입력 받을 수 있다. 트랜지스터(310)의 게이트로 트랜스 컨덕턴스 입력단(150)에 의해 변조된 신호가 입력되면, 트랜지스터(310)의 소스-드레인 전류는 초퍼(320)과 초퍼(340)를 통하여 복조될 수 있다. 복조된 신호는 전압 변환부(330)의 저항을 통하여 전압으로 변환될 수 있다. 전압 변환부(330)의 저항은 프로그래머블 하도록 설계되어, 증폭 회로 전체의 이득(gain)이 조정될 수 있다.
도 4는 일 실시예에 따른 직류 서보 루프 회로를 나타낸 회로도이다. 일 예로, 도 1의 직류 서보 루프(135) 및 직류 서보 루프(130)의 구체적인 회로 구성은 도 4와 같을 수 있다.
도 4를 참조하면, 단자(INP) 및 단자(INN)을 통하여 입력된 차동 전압은 적분기(410)를 통하여 적분될 수 있다. 적분기(410)는 저항(RINT), 피드백 커패시터(CINT), 및 완전 차동 증폭기로 구성되며, 완전 차동 증폭기의 출력 전압은 1단 증폭기(420)를 거쳐 추가로 증폭될 수 있다.
일 실시예에 따른 정적 스위칭( static switching )
일 실시예에 따른 생체 신호 증폭 회로는 정적 스위칭 및/또는 동적 스위칭을 통하여 회로의 전력 소모, 게인, 대역폭 등의 성능 지수를 재구성(reconfiguration)하는 유연한(flexible) 구조를 제공할 수 있다.
예를 들어, 생체 신호 증폭 회로는 동작 모드에 대응하는 모드 선택 신호(MODESEL)를 수신할 수 있다. 동작 모드는 저전력 모드 및 고품질 모드를 포함할 수 있다. 고품질 모드에서 생체 신호 증폭 회로는 고전류를 소모하면서, 고품질의 신호를 출력할 수 있다. 저전력 모드에서 생체 신호 증폭 회로는 저전류를 소모할 수 있다.
생체 신호 증폭 회로는 동작 모드에 대응하는 바이어스 전압을 선택하는 선택 회로 및 동작 모드에 대응하는 동작점에 기초하여 재구성되는 복수의 스위칭 회로들을 포함할 수 있다. 선택 회로는 동작 모드에 대응하는 전류 수준에 따라 바이어스 전압을 선택하고, 복수의 스위칭 회로들은 동작 모드에 대응하는 전류 수준에 따라 지오메트리(geometry)를 스위칭할 수 있다. 일 예로, 스위칭 회로의 지오메트리 스위칭은 모스 트랜지스터(MOS transistor)의 폭(W)과 길이(L)를 재구성하는 것일 수 있다.
정적 스위칭을 통하여, 생체 신호 증폭 회로는 전력 소모량을 재구성하기 위하여 바이어스 전류원을 멀티플렉싱(multiplexing)하여 선택할 수 있다. 이 때, 바이어스 전류원에 따라 회로가 최적의 동작점에서 동작하도록 하기 위하여, 생체 신호 증폭 회로는 트랜지스터의 폭 및 길이를 재구성할 수 있다.
도 2를 참조하면, 멀티플렉서(290)는 모드 선택 신호(MODESEL)에 따라 바이어스 전압을 선택할 수 있다. 이 때, 선택된 바이어스 전압에 따라 트랜스 컨덕턴스 입력단 회로의 동작점이 변경된다. 도 2에 도시된 복수의 트랜지스터들은 변경된 동작점에서 동작하기 위하여, 재구성 가능한 형태로 구현될 수 있다.
예를 들어, 멀티플렉서(290)는 저전력 모드에 대응하는 바이어스 전압을 선택할 수 있다. 플립드 전압 팔로워(240)에 포함된 트랜지스터가 재구성 가능한 형태로 구현된 경우, 실시예들은 선택된 바이어스 전압에 따라 플립드 전압 팔로워(240)에 포함된 트랜지스터의 W/L 비를 감소될 수 있다. 이 경우, 바이어스 전류가 감소함으로써 트랜스 컨덕턴스 입력단 회로가 저전력 모드로 동작될 수 있다.
또한, 트랜지스터(220)를 구성하는 입력 PMOS 트랜지스터도 재구성 가능한 형태로 구현될 수 있다. 이 경우, 실시예들은 입력 PMOS 트랜지스터의 W/L 비를 저전력 모드로 변경할 수 있고, 트랜스 컨덕턴스 입력단 회로는 최적의 동작점에서 동작할 수 있다.
도 2 및 도 3에 도시된 복수의 트랜지스터들 각각은 재구성 가능하도록 구현될 수 있다. 이하, 도 5 내지 도 8을 참조하여, 재구성 가능한 트랜지스터의 구성을 상세하게 설명한다.
도 5는 일 실시예에 따른 NMOS 트랜지스터의 폭과 길이를 재구성하는 스위칭 회로를 나타낸 회로도이다. 도 5를 참조하면, 재구성 가능한 NMOS 트랜지스터는 복수의 트랜지스터들(510, 530)을 포함한다. 재구성 가능한 NMOS 트랜지스터는 게이트 스위칭을 통하여 트랜지스터의 폭과 길이를 조정하는 회로를 구현할 수 있다. 재구성 가능한 NMOS 트랜지스터는 전류가 흐르는 소스-드레인 경로에 직렬 스위치를 포함하지 않으므로, 직렬 스위치로 인한 비이상적 특성 또는 비선형적 특성을 제거할 수 있다.
예를 들어, 트랜지스터(510)의 폭/길이가 W1/L1이고, 트랜지스터(530)의 폭/길이가 W2/L2일 수 있다. 폭/길이가 W1/L1 인 트랜지스터로 동작시키고자 하는 경우, 게이트 스위칭부(520)의 선택 신호(SEL)에는 논리값 “0”이 입력되고, 선택 신호(SELb)에는 논리값 "1"이 입력될 수 있다. 이 경우, 트랜지스터(530)의 게이트는 그라운드(GND)와 연결된다. 트랜지스터(530)는 “OFF” 되며, 재구성 가능한 NMOS 트랜지스터는 폭/길이가 W1/L1 인 트랜지스터와 동일한 동작을 할 수 있다.
게이트 스위칭부(520)의 선택 신호(SEL)에 논리값 “1”이 입력되고, 선택 신호(SELb)에 논리값 “0”이 입력되는 경우, 트랜지스터(510)의 게이트와 트랜지스터(530)의 게이트는 연결될 수 있다. 이 경우, 트랜지스터(510)과 트랜지스터(530)은 게이트 신호를 공유할 수 있다. 재구성 가능한 NMOS 트랜지스터는 등가적으로 폭/길이가 (W1+W2*L1/L2)/(L1)인 트랜지스터로 동작할 수 있다. 만약 L1=L2 인 경우, 재구성 가능한 NMOS 트랜지스터는 폭/길이가 (W1+W2)/L1 인 트랜지스터로 동작할 수 있다.
도 6은 일 실시예에 따른 PMOS 트랜지스터의 폭과 길이를 재구성하는 스위칭 회로를 나타낸 회로도이다. 도 6을 참조하면, 재구성 가능한 PMOS 트랜지스터는 도 5의 재구성 가능한 NMOS 트랜지스터와 유사한 방식으로 구현될 수 있다. 재구성 가능한 PMOS 트랜지스터는 복수의 트랜지스터들(610, 630)을 포함한다. 재구성 가능한 PMOS 트랜지스터는 게이트 스위칭을 통하여 트랜지스터의 폭과 길이를 조정하는 회로를 구현할 수 있다. 재구성 가능한 PMOS 트랜지스터는 전류가 흐르는 소스-드레인 경로에 직렬 스위치를 포함하지 않으므로, 직렬 스위치로 인한 비이상적 특성 또는 비선형적 특성을 제거할 수 있다.
예를 들어, 트랜지스터(610)의 폭/길이가 W1/L1이고, 트랜지스터(630)의 폭/길이가 W2/L2일 수 있다. 폭/길이가 W1/L1 인 트랜지스터로 동작시키고자 하는 경우, 게이트 스위칭부(620)의 선택 신호(SEL)에는 논리값 “0”이 입력되고, 선택 신호(SELb)에는 논리값 "1"이 입력될 수 있다. 이 경우, 트랜지스터(630)의 게이트는 동작 전압(VDD)와 연결된다. 트랜지스터(630)는 “OFF” 되며, 재구성 가능한 PMOS 트랜지스터는 폭/길이가 W1/L1인 트랜지스터와 동일한 동작을 할 수 있다.
게이트 스위칭부(620)의 선택 신호(SEL)에 논리값 “1”이 입력되고, 선택 신호(SELb)에 논리값 “0”이 입력되는 경우, 트랜지스터(610)의 게이트와 트랜지스터(630)의 게이트는 연결될 수 있다. 이 경우, 트랜지스터(610)과 트랜지스터(630)은 게이트 신호를 공유할 수 있다. 재구성 가능한 PMOS 트랜지스터는 등가적으로 폭/길이가 (W1+W2*L1/L2)/(L1)인 트랜지스터로 동작할 수 있다. 만약 L1=L2 인 경우, 재구성 가능한 PMOS 트랜지스터는 폭/길이가 (W1+W2)/L1 인 트랜지스터로 동작할 수 있다.
도 7은 일 실시예에 따른 NMOS 트랜지스터의 폭과 길이를 복수의 단계들로 재구성하는 스위칭 회로를 나타낸 회로도이다. 도 7을 참조하면, 복수의 단계들로 재구성 가능한 NMOS 트랜지스터는 복수의 트랜지스터들(710, 720, 730)을 포함한다. 트랜지스터들(720, 730)의 게이트에 인가되는 신호에 따라 트랜지스터들(720, 730) 각각의 온/오프가 결정됨으로써, NMOS 트랜지스터의 폭과 길이가 복수의 단계들로 재구성될 수 있다.
도 8은 일 실시예에 따른 PMOS 트랜지스터의 폭과 길이를 복수의 단계들로 재구성하는 스위칭 회로를 나타낸 회로도이다. 도 8을 참조하면, 복수의 단계들로 재구성 가능한 PMOS 트랜지스터는 복수의 트랜지스터들(810, 820, 830)을 포함한다. 트랜지스터들(820, 830)의 게이트에 인가되는 신호에 따라 트랜지스터들(820, 830) 각각의 온/오프가 결정됨으로써, PMOS 트랜지스터의 폭과 길이가 복수의 단계들로 재구성될 수 있다.
일 실시예에 따른 동적 스위칭( dynamic switching )
일 실시예에 따른 생체 신호 증폭 회로는 증폭 회로에 공급되는 전류원을 동적으로 제어할 수 있다. 예를 들어, 생체 신호 증폭 회로는 트랜지스터의 온/오프를 통하여 특정 타이밍에 맞추어 증폭 회로에 공급되는 전류원을 동적으로 제어할 수 있다. 생체 신호 증폭 회로는 동적 전류원의 제어 타이밍에 맞추어 필요한 노드들의 신호들을 샘플링 및 홀드 함으로써, 평균 소모 전류를 감소시킬 수 있다. 예를 들어, 샘플&홀드 회로는 오프셋 제거 루프 및 동상 모드 제거비(Common Mode Rejection Ratio, CMRR) 개선 회로에 적용될 수 있다. 이하, "샘플링 및 홀드"는 "샘플링"으로 지칭될 수 있고, "홀드 된 신호"는 "샘플링 된 신호"라고 지칭될 수 있다.
도 1을 참조하면, 증폭부(120)는 트랜스 임피던스 출력단(160)의 출력 전압을 적절한 타이밍에 맞추어 샘플링 및 홀드 하는 샘플&홀드 회로(140), 트랜스 컨덕턴스 입력단(150)의 출력 전압을 샘플링 및 홀드 하는 샘플&홀드 회로(145)를 더 포함할 수 있다. 이 때, 직류 서보 루프(130)는 샘플&홀드 회로(145)의 출력 전압을 트랜스 컨덕턴스 입력단(150)으로 피드백하고, 직류 서보 루프(135)는 샘플&홀드 회로(140)의 출력 전압을 트랜스 컨덕턴스 입력단(150)으로 피드백할 수 있다.
생체 신호 증폭 회로는 타이밍 생성기(190)를 더 포함할 수 있다. 타이밍 생성기(190)는 초퍼 안정화 회로의 동작 타이밍에 맞추어 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)의 전류원을 온/오프 하는 인에이블 신호(EN)를 생성할 수 있다. 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)은 인에이블 신호(EN)와 같이 주기적으로 변화하는 제어 신호에 기초하여 동작 상태 및 저전력 상태 사이에서 천이할 수 있다.
또한, 타이밍 생성기(190)는 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)의 출력 전압을 샘플링하는 샘플링 신호(SMPL)를 생성할 수 있다. 샘플링 신호(SMPL)의 타이밍에 의하여, 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)이 동작 상태에 있는 경우 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)의 출력 신호가 샘플링될 수 있다. 또한, 샘플링 신호(SMPL)의 타이밍에 의하여, 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)이 저전력 상태에 있는 경우 홀드 된 신호가 출력될 수 있다.
도 2를 참조하면, 플립드 전압 팔로워(240)의 바이어스 전류는 스위칭부(280)에 의하여 제어된다. 여기서, 전압(BIAS1) 및 전압(BIAS2)는 멀티플렉서(290)에 의해 선택된 바이어스 전압이다. 도 1의 타이밍 생성기(190)에 의해 생성되는 인에이블 신호(EN)가 논리값 "1"인 경우 스위칭부(280)는 바이어스 전압을 공급하며, 인에이블 신호(EN)가 논리값 "0"인 경우 스위칭부(280)는 바이어스 전압을 공급하지 않는다. 이로 인하여, 전류 소모량이 감소될 수 있다.
도 3을 참조하면, 트랜지스터(350)의 전류원은 스위칭부(360)에 의해 제어된다. 전압(CASN)은 멀티플렉서에 의해 선택된 바이어스 전압이다. 도 1의 타이밍 생성기(190)에 의해 생성되는 인에이블 신호(EN)가 논리값 "1"인 경우 스위칭부(360)는 바이어스 전압을 공급하며, 인에이블 신호(EN)가 논리값 "0"인 경우 스위칭부(360)는 바이어스 전압을 공급하지 않는다. 이로 인하여, 전류 소모량이 감소될 수 있다.
도 12 및 도 13은 실시예들에 따른 샘플링 신호 및 인에이블 신호의 타이밍을 설명하는 도면이다. 도 12 및 도 13을 참조하면, 도 1의 변조 회로(110)에 포함된 초퍼의 동작 타이밍은 제1 주파수 신호(Ф1)(1210)과 제2 주파수 신호(Ф2)(1220)를 이용하여 결정될 수 있다.
전술한 바와 같이, 도 1의 트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)은 인에이블 신호(EN)가 논리값 "1"인 경우에만 전류를 소모하므로, 인에이블 신호(EN)의 온/오프를 통하여 평균 소비 전류가 감소될 수 있다. 일 예로, 도 12에서와 같이 제1 주파수 신호(Ф1)의 한 주기마다 인에이블 신호(EN)가 온/오프될 수 있다. 다른 예로, 도 13에서와 같이 제1 주파수 신호(Ф1)의 두 주기마다 인에이블 신호(EN)가 온/오프될 수 있다. 이 경우, 전류 소모량이 더욱 감소될 수 있다. 물론 도 12 및 도 13은 예시적인 사항에 불과하며, 실시예들은 이러한 예시들에 제한되지 않는다.
도 1을 참조하면, 트랜스 컨덕턴스 입력단(150)의 공급 전류는 타이밍 생성기(190)에서 생성된 인에이블 신호(EN)에 의해서 제어된다. 트랜스 컨덕턴스 입력단(150)은 인에이블 신호(EN)가 논리값 “1”인 경우 정상 동작을 하고, 인에이블 신호(EN)가 논리값 “0”인 경우 저전력 모드로 동작한다.
트랜스 컨덕턴스 입력단(150) 및 트랜스 임피던스 출력단(160)은 인에이블 신호(EN)가 논리값 “1”인 경우 정상 신호를 출력할 수 있다. 다시 말해, 인에이블 신호(EN)가 논리값 “0”인 경우 트랜스 컨덕턴스 입력단(150)의 출력 신호 및 트랜스 임피던스 출력단(160)의 출력 신호는 정상 신호가 아닐 수 있다. 또한, 인에이블 신호(EN)가 논리값 “0”인 경우에는 트랜스 컨덕턴스 입력단(150)의 공통 모드 전압을 출력하는 단자(VCM)도 정상 신호를 출력하지 않는다.
따라서, 인에이블 신호(EN)가 논리값 “1”인 경우 샘플&홀드 회로들(140, 145, 170)은 정상 신호를 샘플링 하여 저장한다. 샘플&홀드 회로들(140, 145, 170)의 스위치(SMPL)들은 도 12 및 도 13의 샘플링 신호(1230, 1330)에 의하여 제어된다.
예를 들어, 샘플링 신호(SMPL)가 논리값 “1”인 경우 샘플&홀드 회로(145)는 트랜스 컨덕턴스 입력단(150)의 단자(PREP)의 출력 전압 및 단자(PREN)의 출력 전압을 샘플링 하여 후속 커패시터에 저장한다. 샘플&홀드 회로(145)에 홀드 된 전압은 직류 서보 루프(130)를 통하여 트랜스 컨덕턴스 입력단(150)의 단자(IFR) 및 단자(IFL)로 네거티브 피드백된다. 이로 인하여, DC 오프셋이 제거될 수 있다.
트랜스 컨덕턴스 입력단(150)의 단자(TCOP)의 출력 신호 및 단자(TCON)의 출력 신호는 트랜스 임피던스 출력단(160)으로 전달된다. 전달된 신호는 초퍼 안정화 회로의 타이밍에 의해 복조되어 단자(IA_ON) 및 단자(IA_OP)로 출력된다. 출력된 신호는 샘플&홀드 회로(140)에 의해 샘플링 및 홀드 되어 단자(OUTN) 및 단자(OUTP)로 출력된다. 또한, 홀드 된 신호는 직류 서보 루프(135)에 의하여 트랜스 컨덕턴스 입력단(150)의 단자(OFR) 및 단자(OFL) 단자로 네거티브 피드백된다. 이로 인하여, DC 오프셋이 제거될 수 있다.
트랜스 컨덕턴스 입력단(150)의 단자(VCM)에서 출력되는 공통 모드 신호는 샘플&홀드 회로(170)에 의하여 샘플링 및 홀드 된다. 홀드 된 신호는 부트스트랩 회로(175)를 통하여 증폭될 수 있다. 증폭된 신호는 변조 회로(110)의 입력 단자(INP, INN)로 파지티브 피드백(positive feedback)된다. 이를 통하여 입력 단자(INP, INN)의 입력 임피던스가 높아지고, 공통 모드 제거비(CMRR)가 향상될 수 있다.
또한, 샘플&홀드 회로(170)에 홀드된 전압은 드리븐 라이트 레그(driven right leg, DRL) 회로(180)를 통하여 인체와 회로를 연결하는 케이블의 실드 신호 및 인체에 네거피브 피드백 된다. 이로 인하여, 공통 모드 제거비가 향상될 수 있다.
일 실시예에 따른 저잡음 특성 구현
일 실시예에 따른 생체 신호 증폭 회로는 1/f 잡음을 감소시킴으로써 저잡음 특성을 구현할 수 있다. 여기서, 1/f 잡음은 플리커 노이즈(flicker noise)라고도 지칭되며, 능동형(active) 소자에서 발생되는 고유의 노이즈이다. 능동형 소자의 내부에서 발생되는 노이즈를 주파수축으로 표시하는 경우, 저주파 대역(예를 들어, 100Hz 이하)에서 노이즈의 크기가 크게 증가하는 형상이 나타난다. 다시 말해, 1/f 잡음은 주파수에 반비례하여 크기가 증가한다.
예를 들어, 생체 신호 증폭 회로는 대신호여기(large signal excitation, LSE) 기법을 초퍼 안정화 기법과 함께 적용함으로써, 1/f 잡음을 감소시킬 수 있다. 동일한 전력 소모, 동일한 열잡음 수준에서, 대신호여기 기법을 적용하는 경우 1/f 코너가 낮아지므로, 초퍼의 낮은 캐리어 주파수에서도 1/f 잡음이 효과적으로 회피될 수 있다.
도 2를 참조하면, 트랜지스터(220) 및 트랜지스터(230)은 각각 트랜스 컨덕턴스 입력단의 입력 PMOS 트랜지스터 쌍으로 구성될 수 있다. 여기서, 각각의 입력 PMOS 트랜지스터는 대신호여기 기법에 의해 구현될 수 있다.
도 9는 일 실시예에 따른 PMOS 트랜지스터용 노이즈 감쇠 회로를 나타낸 회로도이다. 도 9를 참조하면, 하나의 PMOS 트랜지스터는 두 개의 트랜지스터들(910, 920) 및 네 개의 스위치들로 구성될 수 있다. 네 개의 스위치들은 제5 주파수 신호(Φ5) 및 제6 주파수 신호(Φ6)의 클럭으로 구동될 수 있다. 두 개의 트랜지스터들(910, 920) 각각의 소스 및 드레인은 서로 연결되어 있으며, 두 개의 트랜지스터들(910, 920) 각각의 게이트는 스위치에 연결되어 있다.
도 14는 일 실시예에 따른 노이즈 감쇠 회로의 스위칭 제어 신호의 타이밍을 설명하는 도면이다. 도 14를 참조하면, 제5 주파수 신호(Φ5) 및 제6 주파수 신호(Φ6)는 서로 겹치지 않는(non-overlapping) 클럭으로 구성될 수 있다.
다시 도 9를 참조하면, 제5 주파수 신호(Φ5) 및 제6 주파수 신호(Φ6)에 따라 두 개의 트랜지스터들(910, 920) 중 하나만 온 되고, 나머지 하나는 오프 된다. 이로 인하여, 등가적으로 하나의 트랜지스터로 동작한다.
도 10은 일 실시예에 따른 NMOS 트랜지스터용 노이즈 감쇠 회로를 나타낸 회로도이다. 도 10을 참조하면, 하나의 NMOS 트랜지스터는 두 개의 트랜지스터들(1010, 1020) 및 네 개의 스위치들로 구성될 수 있다. 네 개의 스위치들은 제5 주파수 신호(Φ5) 및 제6 주파수 신호(Φ6)의 클럭으로 구동될 수 있다. 두 개의 트랜지스터들(1010, 1020) 각각의 소스 및 드레인은 서로 연결되어 있으며, 두 개의 트랜지스터들(1010, 1020) 각각의 게이트는 스위치에 연결되어 있다.
제5 주파수 신호(Φ5) 및 제6 주파수 신호(Φ6)에 따라 두 개의 트랜지스터들(1010, 1020) 중 하나만 온 되고, 나머지 하나는 오프 된다. 이로 인하여, 등가적으로 하나의 트랜지스터로 동작한다.
도 9 및 도 10의 대신호여기 기법에 따른 트랜지스터 회로는 도 5 내지 도 8의 재구성 가능한 트랜지스터 회로와 함께 적용될 수 있다.
도 11은 일 실시예에 따른 노이즈 감쇠 회로의 효과를 설명하는 그래프이다. 도 11을 참조하면, 초퍼의 캐리어 주파수(1110)로 변조된 신호(1120)의 신호 대 잡음 비(signal to noise ratio, SNR)는 1/f 잡음에 의하여 영향을 받는다. 동일한 전력 소모, 동일한 열잡음 수준에서, 대신호여기 기법을 적용하는 경우 1/f 코너가 낮아지므로(1130->1140), 초퍼의 낮은 캐리어 주파수에서도 1/f 잡음이 효과적으로 회피될 수 있다.
도 15 및 도 16은 일 실시예에 따른 초퍼 운영 클럭과 스위치 회로 운영 클럭의 동기화를 설명하는 도면이다. 도 15를 참조하면, 일 실시예에 따른 초퍼 운영 클럭(1510)의 에지와 스위칭 회로 운영 클럭(1520)의 에지는 동기화될 수 있다. 여기서, 초퍼 운영 클럭(1510)은 도 1의 변조 회로(110)에 포함된 초퍼를 운영하는 클럭일 수 있다. 또한, 초퍼 운영 클럭(1510)은 도 3의 초퍼(320)과 초퍼(340)을 운영하는 클럭일 수 있다. 또한, 스위칭 회로 운영 클럭(1520)은 도 9의 스위칭 회로를 운영하는 클럭 또는 도 10의 스위칭 회로를 운영하는 클럭일 수 있다.
예를 들어, 스위칭 회로 운영 클럭(1520)은 초퍼 운영 클럭(1510)의 폴링 에지에 동기화될 수 있다. 이 경우, 타이밍(1531)에서, 초퍼 운영 클럭(1510)의 폴링 에지와 스위칭 회로 운영 클럭(1520)의 라이징 에지가 동기화 될 수 있다. 타이밍(1532)에서, 초퍼 운영 클럭(1510)의 폴링 에지와 스위칭 회로 운영 클럭(1520)의 폴링 에지가 동기화 될 수 있다. 타이밍(1533)에서, 초퍼 운영 클럭(1510)의 폴링 에지와 스위칭 회로 운영 클럭(1520)의 라이징 에지가 동기화 될 수 있다.
도 16을 참조하면, 일 실시예에 따른 초퍼 운영 클럭(1610)의 에지와 스위칭 회로 운영 클럭(1620)의 에지는 동기화될 수 있다. 여기서, 초퍼 운영 클럭(1610)은 도 1의 변조 회로(110)에 포함된 초퍼를 운영하는 클럭일 수 있다. 또한, 초퍼 운영 클럭(1610)은 도 3의 초퍼(320)과 초퍼(340)을 운영하는 클럭일 수 있다. 또한, 스위칭 회로 운영 클럭(1620)은 도 9의 스위칭 회로를 운영하는 클럭 또는 도 10의 스위칭 회로를 운영하는 클럭일 수 있다.
예를 들어, 초퍼 운영 클럭(1620)은 스위칭 회로 운영 클럭(1610)의 폴링 에지에 동기화될 수 있다. 이 경우, 타이밍(1631)에서, 스위칭 회로 운영 클럭(1610)의 폴링 에지와 초퍼 운영 클럭(1620)의 라이징 에지가 동기화 될 수 있다. 타이밍(1632)에서, 스위칭 회로 운영 클럭(1610)의 폴링 에지와 초퍼 운영 클럭(1620)의 폴링 에지가 동기화 될 수 있다. 타이밍(1633)에서, 스위칭 회로 운영 클럭(1610)의 폴링 에지와 초퍼 운영 클럭(1620)의 라이징 에지가 동기화 될 수 있다.
실시예들은 전류원 및 전압원의 멀티플렉싱을 통하여 회로의 전력 소모를 제어하는 기술을 제공할 수 있다. 실시예들은 전류원 및 전압원의 멀티플렉싱 시, 폭 및 길이를 재구성 가능한 트랜지스터 회로를 이용함으로써 동작점 변경에 대응하는 기술을 제공할 수 있다.
또한, 실시예들은 초퍼 안정화 기법을 기반으로 동적 전류원을 제어함으로써, 평균 소모 전력을 감소시키는 기술을 제공할 수 있다. 실시예들은 동적 전류원의 제어 시, 적절한 샘플&홀드 회로를 이용함으로써 DC 오프셋을 제거하고, 공통 모드 제거비(CMRR)를 향상시키는 기술을 제공할 수 있다.
예를 들어, 저전력 모드에서, 실시예들은 정적 스위칭 및 동적 스위칭을 통하여 소모 전력을 줄이면서, 직류 서보 루프 기법 및/또는 공통 모드 신호 피드백 기법을 적용할 수 있다.
또한, 실시예들은 초퍼 안정화 기법과 대신호여기 기법을 함께 적용함으로써, 저주파 잡음을 효과적으로 회피하는 기술을 제공할 수 있다. 예를 들어, 고품질 모드에서, 실시예들은 저주파 잡음의 회피를 위하여 초퍼 안정화 기법과 대신호여기 기법을 함께 적용할 수 있다.
실시예들은 전력 소모, 동작점, 게인 등이 재구성될 수 있으며, DC 오프셋이 제거되고 공통 모드 제거비(CMRR)가 향상된 고품질의 신호를 출력하는 생체 신호 측정용 계측 증폭기를 제공할 수 있다. 실시예들을 통하여 재구성 가능하고(reconfigurable), 유연하며(flexible), 저전력/고성능의 생체 신호 측정용 계측 증폭기가 구현될 수 있다. 실시예들은 심전도 측정, 뇌파 측정 등 다양한 분야에 적용 가능하다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다. 그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (17)

  1. 생체 신호를 증폭하는 생체 신호 증폭 회로에 있어서,
    주기적으로 변화하는 제어 신호에 기초하여 동작 상태 및 저전력 상태 사이에서 천이하는 증폭 회로; 및
    상기 증폭 회로가 상기 동작 상태에 있는 경우 상기 증폭 회로의 출력 신호를 샘플링하고, 상기 증폭 회로가 상기 저전력 상태에 있는 경우 샘플링된 신호를 유지하는 샘플링 회로
    를 포함하고,
    상기 증폭 회로는
    상기 생체 신호에 기초한 입력 변조 전압을 전류로 변환 증폭하는 트랜스 컨덕턴스(transconductance, TC) 입력단;
    전류를 전압으로 변환 증폭하는 트랜스 임피던스(transimpedance, TI) 출력단;
    상기 TC 입력단의 출력 전압을 샘플링 및 홀드 하는 제1 샘플&홀드 회로;
    상기 TI 출력단의 출력 전압을 샘플링 및 홀드 하는 제2 샘플&홀드 회로;
    상기 제1 샘플&홀드 회로의 출력 전압을 상기 TC 입력단으로 피드백하는 제1 직류 서보 루프(DC servo loop, DSL); 및
    상기 제2 샘플&홀드 회로의 출력 전압을 상기 TC 입력단으로 피드백하는 제2 직류 서보 루프
    를 포함하는,
    생체 신호 증폭 회로.
  2. 제1항에 있어서,
    상기 증폭 회로는
    동작 모드에 대응하는 동작점에 기초하여 재구성되는 복수의 스위칭 회로들
    을 포함하고,
    상기 생체 신호 증폭 회로는
    상기 동작 모드에 대응하는 적어도 하나의 바이어스 전압을 선택하는 선택회로
    를 더 포함하는, 생체 신호 증폭 회로.
  3. 제2항에 있어서,
    상기 복수의 스위칭 회로들 각각은
    소스와 드레인을 공유하는 복수의 트랜지스터들
    을 포함하고,
    제1 동작점에서 상기 복수의 트랜지스터들은 동일한 게이트 신호를 입력 받고,
    제2 동작점에서 상기 복수의 트랜지스터들 중 적어도 일부는 해당 트랜지스터를 오프(OFF)시키는 게이트 신호를 입력 받는, 생체 신호 증폭 회로.
  4. 제1항에 있어서,
    상기 증폭 회로는
    택일적으로 온-오프되는 복수의 트랜지스터들을 포함하는 적어도 하나의 스위칭 회로
    를 포함하는, 생체 신호 증폭 회로.
  5. 제4항에 있어서,
    상기 적어도 하나의 스위칭 회로는
    소스와 드레인을 공유하는 두 개의 트랜지스터들
    을 포함하고,
    제1 타이밍에서, 제1 트랜지스터의 게이트는 게이트 신호를 수신하고 제2 트랜지스터는 오프 되며,
    제2 타이밍에서, 상기 제1 트랜지스터는 오프 되고 상기 제2 트랜지스터의 게이트는 상기 게이트 신호를 수신하는, 생체 신호 증폭 회로.
  6. 제1항에 있어서,
    상기 증폭 회로는 상기 제어 신호의 주기의 미리 정해진 배수의 주기를 가지는 인에이블 신호를 수신하고, 상기 인에이블 신호가 상기 동작 상태에 대응하는 논리값인 경우 상기 증폭 회로는 입력 신호를 증폭하기 위한 바이어스 전압을 수신하는, 생체 신호 증폭 회로.
  7. 제1항에 있어서,
    상기 샘플링 회로는 직류 서보 루프(direct current servo loop, DSL) 회로의 입력단에 배치되는, 생체 신호 증폭 회로.
  8. 제1항에 있어서,
    상기 샘플링 회로는 부트스트랩(bootstrap) 회로의 입력단에 배치되는, 생체 신호 증폭 회로.
  9. 삭제
  10. 제2항에 있어서,
    상기 복수의 스위칭 회로들은 상기 동작점에 기초하여 폭과 길이가 재구성되는, 생체 신호 증폭 회로.
  11. 삭제
  12. 제2항에 있어서,
    상기 동작 모드는 저전력 모드 및 고품질 모드를 포함하는, 생체 신호 증폭 회로.
  13. 생체 신호를 증폭하는 생체 신호 증폭 회로에 있어서,
    복수의 트랜지스터들을 포함하는 적어도 하나의 스위칭 회로; 및
    상기 복수의 트랜지스터들이 택일적으로 온-오프되도록 상기 적어도 하나의 스위칭 회로를 제어하는 제어부
    를 포함하고,
    입력 신호를 고주파로 변조하는 변조부; 및
    상기 고주파로 변조된 신호를 복조하는 복조부
    를 더 포함하고,
    상기 변조부에 포함된 초퍼 및 상기 복조부에 포함된 초퍼를 운영하는 제1 클럭(clock)의 일 에지(edge)와 상기 스위칭 회로를 운영하는 제2 클럭의 일 에지가 주기적으로 일치되도록 동기화되며,
    상기 제어부는 상기 제1 클럭과 동기화된 상기 제2 클럭에 기초하여, 상기 트랜지스터들이 입력 받는 게이트 신호들을 제어하고,
    상기 복조부는 상기 제1 클럭과 동기화된 상기 제2 클럭에 따라 상기 게이트 신호들을 입력 받는 상기 트랜지스터들을 이용하여 상기 변조된 신호를 복조하는,
    생체 신호 증폭 회로.
  14. 제13항에 있어서,
    상기 적어도 하나의 스위칭 회로는
    소스와 드레인을 공유하는 두 개의 트랜지스터들
    을 포함하고,
    제1 타이밍에서, 제1 트랜지스터의 게이트는 게이트 신호를 수신하고 제2 트랜지스터는 오프 되며,
    제2 타이밍에서, 상기 제1 트랜지스터는 오프 되고 상기 제2 트랜지스터의 게이트는 상기 게이트 신호를 수신하는, 생체 신호 증폭 회로.
  15. 제13항에 있어서,
    상기 적어도 하나의 스위칭 회로는 상기 생체 신호 증폭 회로의 입력단에 배치되는, 생체 신호 증폭 회로.
  16. 삭제
  17. 삭제
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