JP4354473B2

JP4354473B2 - 容量帰還型チョッパ増幅回路

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Publication number: JP4354473B2
Application number: JP2006242728A
Authority: JP
Inventors: 毅吉田; 義博升井; 穆岩田; 邦彦後藤
Original assignee: 株式会社半導体理工学研究センター
Priority date: 2006-09-07
Filing date: 2006-09-07
Publication date: 2009-10-28
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Description

本発明は、例えばＣＭＯＳ回路で形成され、スイッチドオペアンプと、チョッパ変調器とを用いて構成され、低電圧で動作可能な容量帰還型チョッパ増幅回路に関する。

最近、ミックスドシグナルＣＭＯＳ技術を使用するセンサチップが生物学的機能の検出及び監視に応用されている（例えば、非特許文献１，２参照。）。低雑音増幅器は、低レベルの信号を検出することからセンサチップにおける最も重要な回路の１つである。しかしながら、スケーリングされるＣＭＯＳ技術においては、直流オフセット電圧及び低周波（１／ｆ）雑音の増加が重大な問題になる。

オートゼロ動作及びチョッパ安定化は、これらの雑音を低減するために広く使用される技術である（例えば、非特許文献３参照。）。これらの技術の原理を、図１３乃至図１８に示す。図１３は、従来技術に係る雑音軽減技術の原理の１つであるオートゼロ動作回路を含むオペアンプ増幅回路の構成を示す回路図であり、図１４は図１３のオペアンプ増幅回路でオフセットキャンセレーションのために用いる制御信号φ１，φ２を示すタイミングチャートである。

図１３において、オートゼロ動作回路を含むオペアンプ増幅回路は、差動型オペアンプ５０と、オートゼロ動作回路を形成するためのオペアンプ５１、サンプルホールド回路５２及び加算器５３と、ゼロ入力における直流オフセットＶｏｆｆ及び１／ｆ雑音Ｖｆｎを等価的に考慮するための加算器５４と、オフセットキャンセレーションのために制御信号φ１，φ２により動作する４個のスイッチ５５乃至５８とを備えて構成される。

図１４において、制御信号φ２はオフセットキャンセレーション期間のみハイレベルになり、オフセットキャンセレーション期間の終了後、制御信号φ１がローレベルからハイレベルになる。オートゼロ動作技術では、ゼロ入力における直流オフセットＶｏｆｆ及び１／ｆ雑音Ｖｆｎ等の雑音をサンプリングし、次いで、入力信号から、フィードバックに起因する雑音効果を、オペアンプ５１、サンプルホールド回路５２及び加算器５３からなるオートゼロ動作回路により減算する。オートゼロ動作技術は、こうして、当該増幅回路の低周波雑音を低減することができるが、オートゼロ動作の１つの欠点は、サンプリングプロセス固有の広帯域雑音のエイリアシングによって生じるベースバンド雑音フロアの増加にある。

図１５は従来技術に係る雑音軽減技術の原理の１つであるチョッパ安定化回路を含むオペアンプであるチョッパ増幅回路の構成を示す回路図であり、図１６は図１５のオペアンプ増幅回路でチョッパ変調及びチョッパ復調のために用いる制御信号φ１，φ２を示すタイミングチャートである。図１６において、制御信号φ１，φ２は所定のチョッパ周波数ｆｃを有し、互いに相補的な制御信号であり、ここで、チョッパ周期Ｔｃはチョッパ周波数ｆｃの逆数である。また、図１７は図１５のチョッパ増幅回路に入力される入力電圧信号Ｖｉｎ（ｆ）の周波数特性を示す図であり、図１８は図１５のチョッパ増幅回路のオペアンプ６０に入力される入力電圧信号Ｖ（ｆ）の周波数特性を示す図であり、図１９は図１５のチョッパ増幅回路のチョッパ復調器６２から出力される出力電圧信号Ｖｏｕｔ（ｆ）と、低域通過フィルタ６３から出力される出力電圧信号との周波数特性を示す図である。

図１５において、チョッパ増幅回路は、差動型オペアンプ６０と、オペアンプ６０の前段に設けられ４個のスイッチ７１乃至７４からなるチョッパ変調器６１と、オペアンプ６０の前段に設けられ直流オフセットＶｏｆｆ及び１／ｆ雑音Ｖｆｎを等価的に考慮するための加算器６４と、オペアンプ６０の後段に設けられ４個のスイッチ８１乃至８４からなるチョッパ復調器６２と、その後段であって最終段に挿入され所望の入力信号を抽出する低域通過フィルタ６３とを備えて構成される。変調技術を基礎とするチョッパ安定化は、図１７の周波数スペクトルを有する入力信号の周波数範囲をチョッパ変調器６１により、より高い周波数範囲に周波数変換することによりチョッパ変調信号を得る（図１８参照。）。なお、オペアンプ６０の前段で、当該チョッパ変調信号に直流オフセットＶｏｆｆ及び１／ｆ雑音Ｖｆｎが加算される。当該チョッパ変調信号はオペアンプ６０により増幅された後、チョッパ復調器６２によりチョッパ復調されかつ低域通過フィルタ６３により元のベースバンド信号である入力信号を得る（図１９参照。）。なお、１／ｆ雑音Ｖｆｎのレベルは熱雑音のレベルより低い。当該チョッパ増幅回路において、チョッピング周波数ｆｃを用いたチョッパ変調により、低周波雑音に起因した大きなエネルギーが発生するが、チョッパ安定化技術で用いる低域通過フィルタ６３により、よりクリーンな出力信号を得ることができる。

オートゼロ動作技術及びチョッパ安定化技術の併用は、オートゼロ動作が直流オフセットを除去しかつチョッパ安定化がベースバンド雑音を低減することから、ベースバンドの雑音フロア及びチョッパ周波数における変調雑音の低減に寄与する（例えば、非特許文献４参照。）。

低電圧で動作する低雑音増幅器には両技術が必要であるが、これらは通常のアナログスイッチでは実施が困難である。理由は、アナログスイッチが低電源電圧で中間の電圧レベルを送信できないことにある。このアナログスイッチ問題を解決するために、クロック信号ブースト技術（例えば、非特許文献５参照。）及びスイッチドオペアンプ技術（例えば、非特許文献６参照。）が開発されている。以下、上記の理由について図２０及び図２１を参照して詳述する。

図２０は従来技術に係るＣＭＯＳアナログスイッチ回路の構成を示す回路図であり、図２１は図２０のＣＭＯＳアナログスイッチ回路の動作を示す、入力電圧Ｖｉｎに対する各ＭＯＳＦＥＴＰ１０１，Ｎ１０１のコンダクタンスＧｐ，Ｇｎを示すグラフである。図２０のＣＭＯＳアナログスイッチを構成しているＮチャンネルＭＯＳＦＥＴＮ１０１及びＰチャンネルＭＯＳＦＥＴＰ１０１は、電源電圧源Ｖｄｄを例えば１Ｖに低下させるとオン時でも入力電圧がＶｄｄ／２付近でコンダクタンスＧｐ，Ｇｎが低下し、当該アナログスイッチはオンしなくなる。このような条件では、アナログスイッチを使用するＡ／Ｄ変換器、Ｄ／Ａ変換器及び直流増幅回路などの電子回路の実現が困難になるという問題点があった。

すなわち、近年の微細化されたＣＭＯＳプロセスでは、デバイスのスケーリング則に従って、電源電圧Ｖｄｄの低電圧化が進んでいるが、ＣＭＯＳデバイスのしきい値電圧Ｖｔｈは大規模デジタル回路の待機時消費電力を低減するために低電圧化されない。例えば電源電圧Ｖｄｄ＝１．０Ｖ、しきい値電圧Ｖｔｈ＝０．５ＶのＣＭＯＳプロセスでは、入力信号が中間電位のときにフローティングのアナログスイッチがオフ状態となり、信号経路を切り換えるチョッパ回路を実現できない（図２０及び図２１参照。）。低電源電圧下でもアナログスイッチを実現するには、トランジスタのゲート電圧を昇圧するブートストラップ技術及びアナログ回路用低しきい値電圧デバイスがある。しかしながら、前者では、通常のデバイスの耐圧より高い耐圧のデバイスが必要であり、プロセスの複雑化、信頼性の低下、回路面積の増加という問題点があった。また、後者においても、リーク電流の増加、信頼性の低下という問題点があった。

以上の問題点を解決するために、従来技術に比較して回路構成が簡単であって、しかも高い信頼性を有し、低電圧で動作可能なチョッパ増幅回路が非特許文献８において開示されている。

図２２は従来技術に係るチョッパ増幅回路の構成を示すブロック図であり、図２３は図２２のチョッパ増幅回路で用いる制御信号φ０，φ１，φ２を示すタイミングチャートである。この従来技術に係るチョッパ増幅回路は、低電源電圧で動作するオートゼロ動作及びチョッパ安定化を基礎とする低雑音増幅器である。チョッパ安定化の低電圧動作では、入力電圧レベルが不確定であるために、従来技術に係るチョッパ変調器６１やチョッパ復調器６２をフローティング型アナログスイッチで実施することはできない。この問題点を解決するために、図２２に示すように、負のフィードバックを有するスイッチドオペアンプ３を使用することを特徴としている。

図２２において、従来技術に係るチョッパ増幅回路は、チョッパ変調器１と、加算器２と、チョッパ復調器４を最終段に備えるスイッチドオペアンプ３と、負のフィードバック回路のためのチョッパ変調器５と、低域通過フィルタ６と、入力端子Ｔ１と、中間出力端子Ｔ２と、出力端子Ｔ３と、カップリング用キャパシタＣ１と、負のフィードバック回路用キャパシタＣ２と、オートゼロ動作のためのスイッチ７及び端子Ｔ４とを備えて構成される。図２３において、オートゼロ動作期間であるオフセットサンプリング時において（好ましくは、１乃至５μｓｅｃの期間であって、１Ｈｚ以下の周期で実行される。）、スイッチ７をオンする期間を示す制御信号φ０、並びに、チョッパ変調及び復調のための制御信号φ１はともにハイレベルになる一方、制御信号φ１の相補信号である制御信号φ２はローレベルになる。次いで、チョッパ増幅期間においては、制御信号φ０はローレベルを保持し、制御信号φ１は繰り返し矩形パルス信号となり、制御信号φ２は制御信号φ１の相補信号である繰り返し矩形パルス信号となる。

図２２において、入力端子Ｔ１に入力される直流信号又は低周波信号である入力信号Ｖｉｎは、カップリング用キャパシタＣ１を介して乗算器であるチョッパ変調器１に入力され、チョッパ変調器１は、上記入力信号Ｖｉｎと制御信号φ１（又はφ２）とを乗算し、乗算結果であるチョッパ変調信号を加算器２に出力する。加算器２は、上記チョッパ変調信号から、オートゼロ動作期間であるオフセットサンプリング時においてスイッチ７及び端子Ｔ４を介して戻されるオートゼロ動作用オフセット信号を減算し、また、チョッパ増幅期間において、上記チョッパ変調信号から、負のフィードバック回路のチョッパ変調器５からのチョッパ変調信号を減算した後、減算結果の信号をスイッチドオペアンプ３に出力する。

スイッチドオペアンプ３は、入力段と、位相補償付き増幅段と、オートゼロ動作用出力段と、最終段であってチョッパ復調を行うチョッパ復調器４とを備えて構成される。スイッチドオペアンプ３は、入力される信号を位相補償しながら増幅した後、制御信号φ１（又はφ２）に従ってチョッパ復調し、チョッパ復調後の出力信号Ｖｏｕｔを中間出力端子Ｔ２を介して低域通過フィルタ６に出力するとともに、フィードバック回路用キャパシタＣ２を介してチョッパ変調器５に出力する。ここで、キャパシタＣ２は、オートゼロ動作時において、チョッパ復調器４の出力端子における直流オフセット電圧を蓄積保持し、これにより、オートゼロ動作後のチョッパ増幅期間において、スイッチドオペアンプ３の入力端子のオフセット電圧を、上記キャパシタＣ２により蓄積保持された直流オフセット電圧により相殺する。また、スイッチドオペアンプ３のオートゼロ動作用出力段からの出力信号は、オートゼロ動作期間であるオフセットサンプリング時のみオンとなるスイッチ７及び端子Ｔ４を介して、オートゼロ動作信号Ｖａｚとして加算器２にフィードバックされる。上記チョッパ変調器５は、キャパシタＣ２からのフィードバック信号を、制御信号φ１（又はφ２）に従ってチョッパ変調した後、加算器２に出力する。さらに、低域通過フィルタ６は、中間出力端子Ｔ２を介して入力される出力信号Ｖｏｕｔを、所望の入力信号の周波数成分のみを低域通過ろ波するように通過させ、低域通過ろ波後の出力信号を、増幅された入力信号として端子Ｔ３に出力する。

K. D. Wise, "Wireless implantable Microsystems: Coming breakthroughs in health care", Symposium on VLSI Circuits Digest of Technical Papers, pp.106-109, June 2002. T. Yoshida et al., "A design of neural signal sensing LSI with multi-input-channels", IEICE Transactions Fundamentals, Vol. E87-A, No. 2, pp.376-383, February 2004. C. C. ENZ et al., "Circuit Techniques for Reducing the Effects of Op-Amp Imperfections: Autozeroing, Correlated Double Sampling, and Chopper Stabilization", Proceedings of The IEEE, Vol. 84, No. 11, pp.1584-1614, November 1996. A. T. K. Tang, "A 3mV-Offset Operational Amplifier with 20μV/√（Ｈｚ） Input Noise PSD at DC Employing both Chopping and Autozeroing", ISSCC Digest of Technical Papers, pp.386-387, February 2002. A. M. Abo et al., "A 1.5-V, 10-bit, 14.3-MS/s CMOS pipeline analog-to-digital converter", Journal of Solid State Circuits, Vol.34, No. 5, pp.599-606, May 1999. V. Cheung et al., "A 1V CMOS Switched-Opamp Switched-Capacitor Pseudo-2-Path Filter", ISSCC Digest of Technical Papers, pp.154-155, February 2000. Q. Huang, C. Menolfi, "A 200nV offset 6.5nV/√（Ｈｚ） Noise PSD 5.6kHz Chopper Instrumentation Amplifier in 1μm Digital CMOS", ISSCC Digest of Technical Papers, pp.362-363, February 2001. J. F. Duque-Carrillo et al., "1-V Rail-to-Rail Operational Amplifiers in Standard CMOS Technology", Journal of Solid State Circuits, Vol.35, No. 1, pp.33-44, January 2000. T. Yoshida, "A 1V Supply 50nV/√Hz Noise PSD CMOS Amplifier Using Noise Reduction Technique of Autozeroing and Chopper Stabilization", Symposium on VLSI, pp.118-121, 2005.

しかしながら、非特許文献８において開示された従来技術に係るチョッパ増幅回路では、オペアンプのＤＣオフセット電圧をキャパシタＣ１，Ｃ２に保持するため、リークによる保持電圧の減少を低減するには容量値を大きくする必要があり、レイアウト面積が増大する問題点があった。また、全差動オペアンプの１対の仮想接地点の間にオペアンプのＤＣオフセット電圧が存在するため、チョッパ変調回路のオン抵抗や、クロックフィードスルーのミスマッチ（すなわち、ゲートスイッチをオン／オフする場合、ゲートに印加される電圧が出力側にノイズを発生すること）が発生する問題点があった。

本発明の目的は以上の問題点を解決し、スイッチドオペアンプを備えた従来技術に係る容量帰還型チョッパ増幅回路において、オペアンプの動作点を容易に設定することができ、しかもオートゼロ動作によってオフセット電圧を適切に相殺して補償できる容量帰還型チョッパ増幅回路を提供することにある。

本発明に係る容量帰還型チョッパ増幅回路は、
入力端子及び第１と第２の出力端子を有する増幅手段であって、上記増幅手段の第１の出力端子から出力される出力信号を、第１のキャパシタを含む容量帰還回路とその帰還点を介して上記入力端子に帰還するように接続された容量帰還回路を備え、上記入力端子に入力される信号を増幅して上記第１の出力端子から出力する増幅手段と、
増幅期間の前のオートゼロ動作期間において、上記増幅手段の第２の出力端子から出力される信号電圧を上記増幅手段の入力端子に入力してオートゼロ動作を実行することにより、上記増幅手段をボルテージフォロワ回路で構成する第１のスイッチ手段と、
上記増幅期間において、入力信号を所定の制御信号に従ってチョッパ変調してチョッパ変調信号を上記容量帰還回路の帰還点を介して上記増幅手段の入力端子に出力する第１のチョッパ変調手段と、
上記増幅手段の終段に設けられ、増幅されたチョッパ変調信号を上記制御信号に従ってチョッパ復調して復調された出力信号を上記第１の出力端子から出力するチョッパ復調手段と、
上記容量帰還回路に挿入され、上記チョッパ復調手段から出力される復調された出力信号を、上記制御信号に従ってチョッパ変調してチョッパ変調信号を上記容量帰還回路とその帰還点を介して上記増幅手段の入力端子に出力する第２のチョッパ変調手段と、
上記増幅手段の第１の出力端子から出力される出力信号から、上記入力信号の周波数帯域を低域通過ろ波することにより、増幅された入力信号を通過させて出力する低域通過フィルタ手段とを備えた容量帰還型チョッパ増幅回路において、
上記オートゼロ動作期間において、上記容量帰還回路の帰還点を接地する第２のスイッチ手段と、
上記容量帰還回路の帰還点と上記増幅手段の入力端子との間に挿入され、上記オートゼロ動作期間において、上記増幅手段の第１の出力端子のオフセット電圧に対応する、上記増幅手段の第２の出力端子から出力される信号電圧を上記第１のスイッチ手段を介して蓄積保持した後、上記オートゼロ動作期間後の増幅期間において、上記増幅手段の入力端子のオフセット電圧を、上記蓄積保持された電圧により相殺する第２のキャパシタとを備えたことを特徴とする。

上記帰還型増幅回路において、上記容量帰還型チョッパ増幅回路は全差動型で構成され、上記増幅手段の第２の出力端子から出力される信号電圧に基づいて、上記増幅手段の第１の出力端子からの出力信号レベルがコモンモードで所定の基準値になるように、上記増幅手段の入力端子へのフィードバック信号を発生するコモンモードフィードバック回路をさらに備えたことを特徴とする。

本発明に係る容量帰還型チョッパ増幅回路によれば、従来技術に係る容量帰還型チョッパ増幅回路において、上記オートゼロ動作期間において、上記容量帰還回路の帰還点を接地する第２のスイッチ手段と、上記容量帰還回路の帰還点と上記増幅手段の入力端子との間に挿入され、上記オートゼロ動作期間において、上記増幅手段の第１の出力端子のオフセット電圧に対応する、上記増幅手段の第２の出力端子から出力される信号電圧を上記第１のスイッチ手段を介して蓄積保持した後、上記オートゼロ動作期間後の増幅期間において、上記増幅手段の入力端子のオフセット電圧を、上記蓄積保持された電圧により相殺する第２のキャパシタを備える。従って、上記第２のキャパシタにより直流を阻止でき、ボルテージフォロワ回路で構成した上記増幅手段の動作点を自由に設定することができ、しかもオートゼロ動作期間において増幅手段の入力端でのＤＣオフセット電圧をキャンセルすることができる。リーク電流によるＤＣオフセット電圧の減少は上記第２のキャパシタのみで補償できるため、帰還回路の第１のキャパシタに依存しない設計ができる。さらに、オートゼロ期間中は容量帰還回路の仮想接地点（上記帰還点）の電圧は上記第２のスイッチ手段により接地されるために、オン抵抗やクロックフィードスルーのミスマッチは発生しない。従って、上記増幅手段のＤＣオフセット電圧の影響を除去することができる。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

第１の実施形態．
図１は本発明の第１の実施形態に係るチョッパ増幅回路の構成を示すブロック図であり、図２は図１のチョッパ増幅回路で用いる制御信号φ０，φ１，φ２を示すタイミングチャートである。第１の実施形態に係るチョッパ増幅回路は、図２２の従来技術に係るチョッパ増幅回路に比較して、以下のように構成したことを特徴としている。
（ａ）加算器２とスイッチドオペアンプ３の入力端子との間に、直流を阻止しかつリーク電流によるＤＣオフセット電圧の減少を補償するためのキャパシタＣ３と、オートゼロ動作信号Ｖａｚを帰還するための加算器２ａとを挿入した。
（ｂ）制御信号φ０がハイレベルとなるオートゼロ動作期間において、キャパシタＣ１の両端及び出力信号端である出力端子Ｔ２を接地するスイッチ８ａ，８ｂ，９を備えたこと。

図１において、第１の実施形態に係るチョッパ増幅回路は、チョッパ変調器１と、加算器２，２ａと、チョッパ復調器４を最終段に備えるスイッチドオペアンプ３と、負のフィードバック回路のためのチョッパ変調器５と、低域通過フィルタ６と、入力端子Ｔ１と、中間出力端子Ｔ２と、出力端子Ｔ３と、カップリング用キャパシタＣ１と、負のフィードバック回路用キャパシタＣ２と、上述のキャパシタＣ３と、オートゼロ動作のためのスイッチ７及び端子Ｔ４とを備えて構成される。図１において、オートゼロ動作期間であるオフセットサンプリング時において（好ましくは、１乃至５μｓｅｃの期間であって、１Ｈｚ以下の周期で繰り返し実行される。）、スイッチ７をオンする期間を示す制御信号φ０、並びに、チョッパ変調及び復調のための制御信号φ１はともにハイレベルになる一方、制御信号φ１の相補信号である制御信号φ２はローレベルになる。次いで、チョッパ増幅期間においては、制御信号φ０はローレベルを保持し、制御信号φ１は繰り返し矩形パルス信号となり、制御信号φ２は制御信号φ１の相補信号である繰り返し矩形パルス信号となる。なお、本実施形態においては、チョッパ変調器１，５及びチョッパ復調器４に対しては、制御信号φ１又はφ２のいずれかをチョッパ制御信号として用いればよい。

図１において、入力端子Ｔ１に入力される直流信号又は低周波信号である入力信号Ｖｉｎは、カップリング用キャパシタＣ１を介して乗算器であるチョッパ変調器１に入力され、チョッパ変調器１は、上記入力信号Ｖｉｎと制御信号φ１（又はφ２）とを乗算し、乗算結果であるチョッパ変調信号を加算器２に出力する。加算器２は、チョッパ増幅期間において、上記チョッパ変調信号から、負のフィードバック回路のチョッパ変調器５からのチョッパ変調信号を減算した後、キャパシタＣ３を介して加算器２ａに出力する。加算器２ａは入力されるチョッパ変調信号から、オートゼロ動作期間であるオフセットサンプリング時においてスイッチ７及び端子Ｔ４を介して戻されるオートゼロ動作用オフセット信号を減算し、減算結果の信号をスイッチドオペアンプ３の入力端子に出力する。

スイッチドオペアンプ３は、入力段と、位相補償付き増幅段と、オートゼロ動作用出力段と、最終段であってチョッパ復調を行うチョッパ復調器４とを備えて構成される。スイッチドオペアンプ３は、入力される信号を位相補償しながら増幅した後、制御信号φ１（又はφ２）に従ってチョッパ復調し、チョッパ復調後の出力信号Ｖｏｕｔを中間出力端子Ｔ２を介して低域通過フィルタ６に出力するとともに、フィードバック回路用キャパシタＣ２を介してチョッパ変調器５に出力する。ここで、キャパシタＣ３は、オートゼロ動作時において、チョッパ復調器４の出力端子における直流オフセット電圧を蓄積保持し、これにより、オートゼロ動作後のチョッパ増幅期間において、スイッチドオペアンプ３の入力端子のオフセット電圧を、上記キャパシタＣ３により蓄積保持された直流オフセット電圧により相殺する。また、スイッチドオペアンプ３のオートゼロ動作用出力段からの出力信号は、オートゼロ動作期間であるオフセットサンプリング時のみオンとなるスイッチ７及び端子Ｔ４を介して、オートゼロ動作信号Ｖａｚとして加算器２ａにフィードバックされる。上記チョッパ変調器５は、キャパシタＣ２からのフィードバック信号を、制御信号φ１（又はφ２）に従ってチョッパ変調した後、加算器２に出力する。さらに、低域通過フィルタ６は、中間出力端子Ｔ２を介して入力される出力信号Ｖｏｕｔを、所望の入力信号の周波数成分のみを低域通過ろ波するように通過させ、低域通過ろ波後の出力信号を、増幅された入力信号として端子Ｔ３に出力する。なお、チョッパ変調器１，５及びチョッパ復調器４の各スイッチは、図１５のスイッチ７１乃至７４及び８１乃至８４と同様のスイッチであって、例えばＣＭＯＳ回路を用いて形成することができる。

以上のように構成された実施形態に係るチョッパ増幅回路によれば、スイッチドオペアンプ３のチョッパ復調器４からの出力信号をチョッパ変調器５によりチョッパ変調した後、スイッチドオペアンプ３の入力端子にフィードバックするように構成したので、回路構成が簡単であって、しかも高い信頼性を有し、低電圧で動作可能なチョッパ増幅回路を提供することができる。さらに、オートゼロ動作回路を備えているので、入力信号に対して直流オフセットを適切に実行でき、低周波雑音を軽減できる。

さらに、本実施形態では、スイッチドオペアンプ３のＤＣオフセット電圧を独立に保持できるキャパシタＣ３をスイッチドオペアンプ３の仮想接地点（加算器２とスイッチドオペアンプ３の入力端子との間）に挿入した。制御信号φ０のフェーズ中にオートゼロ動作を行うことで、キャパシタＣ３により直流を阻止できスイッチドオペアンプ３の動作点（入力端子における動作点）を、ボルテージフォロワ回路で構成したスイッチドオペアンプ３により自由に設定することができ、しかもオートゼロ動作期間においてスイッチドオペアンプ３の入力端でのＤＣオフセット電圧をキャンセルすることができる。リーク電流によるＤＣオフセット電圧の減少はキャパシタＣ３のみで補償できるため、帰還用キャパシタＣ１，Ｃ２に依存しない設計ができる。さらに、制御信号φ０のフェーズ中は帰還ループの仮想接地点（加算器２の接続点）の電圧はスイッチ８ｂにより接地されているために、チョッパ変調器１，５のオン抵抗やクロックフィードスルーのミスマッチは発生しない。従って、本実施形態に係るチョッパ増幅回路は、仮想接地点にチョッパ変調器１，５を備えたチョッパ増幅回路において、スイッチドオペアンプ３のＤＣオフセット電圧の影響を除去することができる。

第２の実施形態．
図３は本発明の第２の実施形態に係る全差動型チョッパ増幅回路の構成を示すブロック図である。図３において、第２の実施形態に係るチョッパ増幅回路は、図１の第１の実施形態に係るチョッパ増幅回路を全差動型回路で実現した回路であり、チョッパ変調器１１と、チョッパ復調器１４を最終段に備える全差動型２入力４出力のスイッチドオペアンプ１３と、負のフィードバック回路のためのチョッパ変調器１５と、低域通過フィルタ１６と、コモンモードフィードバック回路（以下、ＣＭＦＢ回路という。）１９と、入力端子Ｔ１ａ，Ｔ１ｂと、中間出力端子Ｔ２ａ，Ｔ２ｂと、出力端子Ｔ３ａ，Ｔ３ｂと、カップリング用キャパシタＣ１ａ，Ｃ１ｂと、負のフィードバック回路用キャパシタＣ２ａ，Ｃ２ｂと、直流阻止及びオートゼロ動作用キャパシタＣ３ａ，Ｃ３ｂと、オートゼロ動作期間接地用トランジスタＭ１１−Ｍ１８とを備えて構成される。図３において、オートゼロ動作期間であるオフセットサンプリング時において（好ましくは、１乃至５μｓｅｃの期間であって、１Ｈｚ以下の周期で繰り返し実行される。）、トランジスタＭ１１−Ｍ１８をオンして接地する期間を示す制御信号φ０、並びに、チョッパ変調及び復調のための制御信号φ１はともにハイレベルになる一方、制御信号φ１の相補信号でありかつチョッパ変調及び復調のための制御信号φ２はローレベルになる。次いで、チョッパ増幅期間においては、制御信号φ０はローレベルを保持し、制御信号φ１は繰り返し矩形パルス信号となり、制御信号φ２は制御信号φ１の相補信号である繰り返し矩形パルス信号となる。

図３において、入力端子Ｔ１ａに入力される直流信号又は低周波信号である正側入力信号Ｖｉｎｐは、カップリング用キャパシタＣ１ａを介してチョッパ変調器１１に入力される一方、入力端子Ｔ１ｂに入力される直流信号又は低周波信号である負側入力信号Ｖｉｎｎは、カップリング用キャパシタＣ１ｂを介してチョッパ変調器１１に入力される。チョッパ変調器１１は、従来技術と同様に制御信号φ１又はφ２に従ってオン・オフされる４個のスイッチ２１乃至２４から構成され、入力される差動型入力信号をチョッパ変調した後、チョッパ変調後の正側チョッパ変調信号を、キャパシタＣ３ｂを介してスイッチドオペアンプ１３の非反転入力端子に出力するとともに、チョッパ変調後の負側チョッパ変調信号を、キャパシタＣ３ａを介してスイッチドオペアンプ１３の反転入力端子に出力する。なお、キャパシタＣ１ａの両端はオートゼロ動作期間接地用トランジスタＭ１１，Ｍ１２を介して接地され、キャパシタＣ１ｂの両端はオートゼロ動作期間接地用トランジスタＭ１３，Ｍ１４を介して接地される。

スイッチドオペアンプ１３は、例えば図４に示すように、入力インターフェース回路を構成する入力回路１３Ａと、位相補償付き増幅回路１３Ｂと、オートゼロ出力回路４１と、最終段であってチョッパ復調を行うチョッパ復調器１４とを備えて構成される。スイッチドオペアンプ１３は、入力される信号を入力回路１３Ａを介して入力し、位相補償付き増幅回路１３Ｂにより位相補償しながら増幅した後、チョッパ復調器１４により制御信号φ１，φ２に従ってチョッパ復調し、チョッパ復調後の正側出力信号Ｖｏｐを中間出力端子Ｔ２ａを介して低域通過フィルタ１６に出力するとともに、フィードバック回路用キャパシタＣ２ａを介してチョッパ変調器１５に出力し、また、チョッパ復調後の負側出力信号Ｖｏｎを中間出力端子Ｔ２ｂを介して低域通過フィルタ１６に出力するとともに、フィードバック回路用キャパシタＣ２ｂを介してチョッパ変調器１５に出力する。ここで、チョッパ復調器１４は、図１５のチョッパ復調器６２と同様に、制御信号φ１，φ２に従ってオン・オフされる４個のスイッチから構成される。また、キャパシタＣ３ａ，Ｃ３ｂは、オートゼロ動作時において、チョッパ復調器１４の出力端子における直流オフセット電圧を蓄積保持し、これにより、オートゼロ動作後のチョッパ増幅期間において、スイッチドオペアンプ１３の入力端子のオフセット電圧を、上記キャパシタＣ３ａ，Ｃ３ｂにより蓄積保持された直流オフセット電圧により相殺する。また、チョッパ復調器１４は、例えばＡＢ級で動作するＣＭＯＳバッファ出力回路におけるＮＭＯＳスイッチを制御信号φ１、φ２に従って、入力信号をスイッチングすることによりチョッパ復調機能を実現することができる。

また、スイッチドオペアンプ１３のオートゼロ動作用出力段から、オートゼロ動作期間であるオフセットサンプリング時のみオンとなるスイッチ用トランジスタＭ１５を介して出力される正側出力信号はオートゼロ動作信号Ｖａｚｐとしてスイッチドオペアンプ１３の反転入力端子にフィードバックされる。また、スイッチドオペアンプ１３のオートゼロ動作用出力段から、オートゼロ動作期間であるオフセットサンプリング時のみオンとなるスイッチ用トランジスタＭ１６を介して出力される負側出力信号はオートゼロ動作信号Ｖａｚｎとしてスイッチドオペアンプ１３の非反転入力端子にフィードバックされる。

さらに、上記チョッパ変調器１５は、従来技術と同様に制御信号φ１又はφ２に従ってオン・オフされる４個のスイッチ３１乃至３４から構成され、入力される差動型入力信号をチョッパ変調してキャパシタＣ３ａ，Ｃ３ｂの各入力端にフィードバックする。すなわち、チョッパ変調器１５は、チョッパ変調後の正側チョッパ変調信号を、スイッチドオペアンプ１３の反転入力端子側のキャパシタＣ３ｂに出力するとともに、チョッパ変調後の負側チョッパ変調信号を、スイッチドオペアンプ１３の非反転入力端子側のキャパシタＣ３ａに出力する。さらに、低域通過フィルタ１６は、中間出力端子Ｔ２ａ，Ｔ２ｂを介して出力される差動型出力信号Ｖｏｐ，Ｖｏｎを、所望の入力信号の周波数成分のみを低域通過ろ波するように通過させ、低域通過ろ波後の出力信号を、増幅された入力信号として端子Ｔ３ａ，Ｔ３ｂに出力する。

さらに、ＣＭＦＢ回路１９ａは、スイッチドオペアンプ１３のチョッパ変調器１５から出力される２つの差動型出力信号Ｖｏｐ，Ｖｏｎ及び所定の基準電圧Ｖｒｅｆに基づいて、前者の差信号の所定の長期間平均値が上記基準電圧Ｖｒｅｆとなるようにフィードバック信号を発生してスイッチドオペアンプ１３の中間段のＩｃｍｂ端子（図４参照。）に電流源制御でフィードバックすることにより、コモンモードフィードバックを行う。また、ＣＭＦＢ回路１９ｂは、１対のオートゼロ出力信号Ｖａｚｐ，Ｖａｚｎ及び基準電圧Ｖｒｅｆに基づいて、前者の差信号の所定の長期間平均値が上記基準電圧Ｖｒｅｆとなるようにフィードバック信号を発生してスイッチドオペアンプ１３の中間段のＩｃｍｂ端子（図４参照。）に電流源制御でフィードバックすることにより、コモンモードフィードバックを行う。

なお、チョッパ変調器１１，１５及びチョッパ復調器１４の各スイッチは、図１５のスイッチ７１乃至７４及び８１乃至８４と同様のスイッチであって、例えばＣＭＯＳ回路のＮＭＯＳ電界効果トランジスタを用いて形成することができる。

図４は図３のスイッチドオペアンプ１３と、オートゼロ出力回路４１と、チョッパ復調器１４とを含む主要部回路を示す回路図である。当該主要部回路は、図４に示すように、入力インターフェース回路を構成する入力回路１３Ａと、位相補償付き増幅回路１３Ｂと、オートゼロ出力回路４１と、最終段であってチョッパ復調を行うチョッパ復調器１４とを備えて、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとの多数組の組み合わせであるＣＭＯＳ回路、並びに位相補償用の抵抗及びキャパシタで構成される。図４の図上おおむね左側は正側信号を処理する回路であり、図４の図上おおむね右側は負側信号を処理する回路である。

以上説明したように、本実施形態に係る全差動型チョッパ増幅回路によれば、フローティングのアナログスイッチ（ｎ型ＭＯＳＦＥＴで構成される。）を用いて、チョッパ増幅回路を構成するために、入力部のチョッパ変調器１５をフィードバックループ回路内に構成し、仮想接地点の入力電圧Ｖｖｐ，Ｖｖｎを接地電位Ｖｓｓ付近（例えば、０．２５Ｖ）に設定した。信号振幅の大きい出力回路のチョッパ復調器１４は、アナログスイッチで構成できないため、多出力スイッチドオペアンプ１３の出力を切り替えることで実現した。以上の構成により、一般的なアナログスイッチを使用できない低電源電圧において、１／ｆ雑音や直流オフセット電圧を低減するチョッパ増幅回路を実現できる。また、本実施形態に係るチョッパ増幅回路では、多出力スイッチドオペアンプ１３の出力端子を入力端子に接続したボルテージフォロワ構成とし、直流オフセット電圧をキャパシタＣ３ａ，Ｃ３ｂに保持することで、オートゼロ動作も実現できる。

以上のように構成された第２の実施形態に係るチョッパ増幅回路によれば、スイッチドオペアンプ１３のチョッパ復調器１４からの出力信号をチョッパ変調器１５によりチョッパ変調した後、スイッチドオペアンプ１３の入力端子にフィードバックするように構成したので、従来技術に比較して回路構成が簡単であって、しかも高い信頼性を有し、低電圧で動作可能なチョッパ増幅回路を提供することができる。さらに、オートゼロ動作回路を備えているので、入力信号に対して直流オフセットを適切に実行でき、低周波雑音を軽減できる。

さらに、本実施形態では、スイッチドオペアンプ１３のＤＣオフセット電圧を独立に保持できるキャパシタＣ３ａ，Ｃ３ｂをスイッチドオペアンプ１３の仮想接地点（Ｖｖｐ，Ｖｖｎ）に挿入した。制御信号φ０のフェーズ中にオートゼロ動作を行うことで、キャパシタＣ３ａ，Ｃ３ｂにより直流を阻止できスイッチドオペアンプ１３の動作点（Ｖｇｉｐ，Ｖｇｉｎ）を、ボルテージフォロワ回路で構成したスイッチドオペアンプ１３により自由に設定することができ、しかもオートゼロ動作期間においてスイッチドオペアンプ１３の入力端でのＤＣオフセット電圧をキャンセルすることができる。リーク電流によるＤＣオフセット電圧の減少はキャパシタＣ３ａ，Ｃ３ｂのみで補償できるため、帰還用キャパシタＣ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂに依存しない設計ができる。さらに、制御信号φ０のフェーズ中は帰還ループの仮想接地点（Ｖｖｐ，Ｖｖｎ）は接地されているために、チョッパ変調器１１，１５のオン抵抗やクロックフィードスルーのミスマッチは発生しない。従って、本実施形態に係るチョッパ増幅回路は，仮想接地点（Ｖｖｐ，Ｖｖｎ）にチョッパ変調器１１，１５を備えたチョッパ増幅回路において、スイッチドオペアンプ１３のＤＣオフセット電圧の影響を除去することができる。

次いで、図３の低電圧動作低雑音増幅回路に係る実施例について以下に説明する。

低雑音増幅回路を設計する場合、オートゼロ技術とチョッパ安定化技術の併用は大変有効である（例えば、非特許文献９参照。）。本実施例では両技術を併用し、通常の０．１８μｍＣＭＯＳ技術（図２１のしきい値Ｖｔｈｎａ＝０．４２Ｖ，Ｖｔｈｐ＝０．５Ｖ）を用いて、低電源電圧化の限界値を追求し、０．６Ｖで動作可能な低雑音増幅回路を設計した。その回路は図３に示すように容量帰還構成とし、多出力スイッチドオペアンプ１３を利用することでオートゼロ技術の導入を可能とした。制御信号φ０のフェーズで出力側チョッパ復調器１４の動作を停止する。このとき、スイッチドオペアンプ１３をボルテージフォロア構成とし（出力電圧Ｖｏｐ１，Ｖｏｎ１で動作）、オフセット電圧を検出する。検出したオフセット電圧はキャパシタＣ３ａ，Ｃ３ｂに蓄積し、制御信号φ１及びφ２のフェーズ中（増幅動作時）で入力信号から蓄積したオフセット電圧を差し引き素子の相対ばらつきを補償する。また、チョッパ安定化技術は３つのチョッパ変調器等１１，１４，１５を制御することで実現している。まず、入力側チョッパ変調器１５を仮想接地点（Ｖｖｐ，Ｖｖｎ）に配置する。仮想接地点（Ｖｖｐ，Ｖｖｎ）での信号振幅は微小であるので、そのＤＣレベルを十分低い値に設定することで、低電源電圧においてもチョッパ変調器１５を非フローティングアナログスイッチで実現できる。出力側チョッパ復調器１４には、大振幅動作フローティングアナログスイッチが必要となるので、出力側チョッパ復調器１４は多出力スイッチドオペアンプ１３の出力部で構成する。

全差動型多出力スイッチドオペアンプ１３を用いた増幅回路を低電圧で増幅回路を設計する場合、十分なオーバードライブ電圧Ｖｏｖが確保できず電圧利得が低くなる。そのため、全差動型多出力スイッチドオペアンプ１３を３ステージ構成とした。低電圧化を律則する初段回路は入力部をｐ型ＭＯＳＦＥＴで構成し、オーバードライブ電圧Ｖｏｖを５０ｍＶとして設計した。５０ｍＶは素子の絶対ばらつきを考慮しＭＯＳＦＥＴが常に飽和領域で動作できる最低値であり、オーバードライブ電圧Ｖｏｖを５０ｍＶにすることで電源電圧の最低値は０．６Ｖと決まる。利得を得るための２段目には位相補償用のＲＣ回路で帰還をかけている。最終段の回路はｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを個別にバイアスし、ＡＢ級バッファとグランデッドスイッチで構成する。出力のコモンモードレベルは電流型コモンモードフィードバックを端子Ｉｃｍｐに帰還して３００ｍＶに自動制御する。

以上のように構成されたチョッパ増幅回路においては、スイッチドオペアンプ１３の入力段回路は、供給電圧の低下を制限する。また、スイッチドオペアンプ１３は、その入力が仮想接地点であることから広範な入力電圧範囲を必要としない。入力されるコモンモード電圧は０Ｖに設定され、仮想接地電位は、オーバードライブ電圧０．０５Ｖを設定して０．５５Ｖに決定される。電源電圧は次式のごとく０．６Ｖまで低減することができる。

［数１］
Ｖｉｎ＋Ｖｇｓ（Ｍ２，Ｍ３）＋Ｖｄｓ（Ｍ１）＝０．６Ｖ（１）

ここで、入力電圧範囲は、ほぼ０に設定する必要がある。出力段の回路はＡＢ級で動作し、電圧範囲は次式で表される。

［数２］
Ｖｓｓ＋０．０５（Ｖ）＜出力電圧範囲＜Ｖｄｄ−０．０５（Ｖ）（２）

第３の実施形態．
図５は本発明の第３の実施形態に係る帰還型増幅回路の構成を示すブロック図であり、図６は図５の帰還型増幅回路で用いる制御信号φ０を示すタイミングチャートである。図５の帰還型増幅回路は、図３のチョッパ増幅回路を一般的な帰還型増幅回路に適用した一例であり、図３において、チョッパ変調器１１，１５及びチョッパ復調器１４を削除したことを特徴としている。当該帰還型増幅回路においては、図６に示すように、所定の周期で繰り返されるオフセットサンプリング期間の後に、信号の増幅を実行する。この帰還型増幅回路によれば、全差動型スイッチドオペアンプ１３の仮想接地点（Ｖｖｐ，Ｖｖｎ）にオートゼロ用キャパシタＣ３を挿入することで、スイッチドオペアンプ１３の動作点（Ｖｇｉｐ，Ｖｇｉｎ）を自由に設定でき、かつオートゼロ動作によって全差動型スイッチドオペアンプ１３のＤＣオフセット電圧を補償できる。

図２４は図５の帰還型増幅回路の変形例に係る帰還型増幅回路の構成を示すブロック図である。図２４の帰還型増幅回路は、図５の帰還型増幅回路に比較して、全差動型スイッチドオペアンプ１３の仮想接地点（Ｖｖｐ，Ｖｖｎ）において、スイッチドキャパシタを構成するためのアナログスイッチ回路１１Ａをさらに備えたことを特徴としている。ここで、アナログスイッチ回路１１Ａは、例えばＮＭＯＳトランジスタでそれぞれ構成され、制御信号φ１に従ってオン・オフするスイッチ２１，２２を含む。スイッチ２１，２２はオートゼロ動作期間においてオンとなり、増幅期間において所定の周期でオン・オフを繰り返す。これにより、スイッチドキャパシタ帰還型増幅回路を構成できる。

図７はＩＣチップ上に形成された図３のチョッパ増幅回路の上表面の顕微鏡写真である。また、図８は図３のチョッパ増幅回路において、チョッピング無しでかつオートゼロ動作無しの場合と、チョッピング有りでかつオートゼロ動作有りの場合における、出力電圧波形を示す図であり、図９は図３のチョッパ増幅回路で用いたスイッチドオペアンプ単体（チョッピング無しかつオートゼロ動作無し）における入力雑音の電力スペクトル密度（ＰＳＤ）の周波数特性と、１ＭＨｚのチョッピング信号を用いて動作するチョッパで安定化されたチョッパ増幅回路（チョッピング有りかつオートゼロ動作有り）における入力雑音の電力スペクトル密度（ＰＳＤ）の周波数特性とを示す図である。さらに、図１０は図３の低雑音チョッパ増幅回路の電圧利得の周波数特性を示す図であり、図１１は図３の低雑音チョッパ増幅回路における、正側の電源電圧変動除去比（ＰＳＲＲ＋）、負側の電源電圧変動除去比（ＰＳＲＲ−）及び同相信号除去比（ＣＭＲＲ）の周波数特性を示す図である。以下、図７乃至図１１について説明する。

本実施例に係る差動型チョッパ増幅回路の試作チップの写真を図７に示す。増幅回路のチップ面積は０．３８×０．５４ｍｍ^２である。測定結果の図８乃至図１１において、図８は１００ｋＨｚ、８ｍＶｐ−ｐの正弦波信号を入力した場合の増幅回路の出力波形を示している。オートゼロが素子の相対ばらつきを補償し、オフセット電圧を低減していることが実験で確認できた。オートゼロを行わない場合のオフセット電圧が２７０ｍＶであるのに対して、オートゼロを行った場合のオフセット電圧は３．３ｍＶと９８％の低減を実現した。増幅回路を低電圧化する場合、素子の相対ばらつきはより深刻な問題となり大きなオフセット電圧を生む。また、電圧の低下と共に有効出力レンジも減少するため必ず素子の相対ばらつきを補償する仕組みが必要となる。本実施形態で提案した仮想接地点を利用した、フローティングアナログスイッチを必要としないオートゼロ方式が低電圧で動作する回路に大変有効であることを証明できた。

スイッチドオペアンプ１３及び低雑音増幅回路の入力換算雑音を図９に示す。低雑音増幅回路は５μｓｅｃのオートゼロ、１ＭＨｚでのチョッピングを行った。スイッチドオペアンプ１３の入力換算雑音は典型的なフリッカ雑音のスペクトラムを示しており、ノイズスペクトラムは１００ｋＨｚにおいて１．４５μＶ／√（Ｈｚ）、１００ｋＨｚまでの帯域内入力換算雑音は３０．８μＶである。それに対して、低雑音増幅回路は１００Ｈｚにおいて８９ｎＶ／√（Ｈｚ）、１００ｋＨｚまでの帯域内入力換算雑音は１５．９μＶと低周波領域において低雑音な特性を実現しており、４９％の低減を実現した。低周波領域における雑音は熱雑音が支配的であり、さらに。低雑音化するためは帯域制限等を行う必要がある。

電圧利得の周波数特性の測定結果を図１０に示す。図１０から明らかなように、電圧利得３２ｄＢ、カットオフ周波数１．６ＭＨｚ、ユニティゲイン周波数１３ＭＨｚという結果を得た。また、図１１はＣＭＲＲ及びＰＳＲＲの測定結果を示しており、１ｋＨｚにおいてＣＭＲＲは５７ｄＢ、ＰＳＲＲ＋は６７ｄＢ、ＰＳＲＲ−は７１ｄＢを達成した。

従来技術文献に開示された低雑音・低電圧に特化した増幅回路と、本実施形態に係る図３の低電圧動作低雑音増幅回路の仕様を比較し図１２にまとめた。これまで、０．６Ｖで動作する低雑音増幅回路は報告されておらず、他の増幅回路は消費電力も大きい。増幅回路の特性を評価するためＦＯＭ（ＦｉｇｕｒｅＯｆＭｅｒｉｔ；性能係数）を次式のように定義する。Ｎは雑音電力、Ｐは消費電力、Ｓはチップ面積である。提案する低雑音増幅回路は既発表の増幅回路に対し約９倍のＦＯＭを達成した（例えば、非特許文献４、８及び９参照。）。

［数３］
ＦＯＭ＝１／（Ｎ×Ｐ×Ｓ）（３）

以上説明したように、本発明に係る容量帰還型チョッパ増幅回路によれば、従来技術に係る容量帰還型チョッパ増幅回路において、上記オートゼロ動作期間において、上記容量帰還回路の帰還点を接地する第２のスイッチ手段と、上記容量帰還回路の帰還点と上記増幅手段の入力端子との間に挿入され、上記オートゼロ動作期間において、上記増幅手段の第１の出力端子のオフセット電圧に対応する、上記増幅手段の第２の出力端子から出力される信号電圧を上記第１のスイッチ手段を介して蓄積保持した後、上記オートゼロ動作期間後の増幅期間において、上記増幅手段の入力端子のオフセット電圧を、上記蓄積保持された電圧により相殺する第２のキャパシタを備える。従って、上記第２のキャパシタにより直流を阻止でき、ボルテージフォロワ回路で構成した上記増幅手段の動作点を自由に設定することができ、しかもオートゼロ動作期間において増幅手段の入力端でのＤＣオフセット電圧をキャンセルすることができる。リーク電流によるＤＣオフセット電圧の減少は上記第２のキャパシタのみで補償できるため、帰還回路の第１のキャパシタに依存しない設計ができる。さらに、オートゼロ期間中は容量帰還回路の仮想接地点（上記帰還点）の電圧は上記第２のスイッチ手段により接地されるために、オン抵抗やクロックフィードスルーのミスマッチは発生しない。従って、上記増幅手段のＤＣオフセット電圧の影響を除去することができる。

本発明の第１の実施形態に係るチョッパ増幅回路の構成を示すブロック図である。図１のチョッパ増幅回路で用いる制御信号φ０，φ１，φ２を示すタイミングチャートである。本発明の第２の実施形態に係る全差動型チョッパ増幅回路の構成を示すブロック図である。図３のスイッチドオペアンプ１３と、オートゼロ出力回路４１と、チョッパ復調器１４とを含む主要部回路を示す回路図である。本発明の第３の実施形態に係る帰還型増幅回路の構成を示すブロック図である。図５の帰還型増幅回路で用いる制御信号φ０を示すタイミングチャートである。ＩＣチップ上に形成された図３のチョッパ増幅回路の上表面の顕微鏡写真である。図３のチョッパ増幅回路において、チョッピング無しでかつオートゼロ動作無しの場合と、チョッピング有りでかつオートゼロ動作有りの場合における、出力電圧波形を示す図である。図３のチョッパ増幅回路で用いたスイッチドオペアンプ単体（チョッピング無しかつオートゼロ動作無し）における入力雑音の電力スペクトル密度（ＰＳＤ）の周波数特性と、１ＭＨｚのチョッピング信号を用いて動作するチョッパで安定化されたチョッパ増幅回路（チョッピング有りかつオートゼロ動作有り）における入力雑音の電力スペクトル密度（ＰＳＤ）の周波数特性とを示す図である。図３の低雑音チョッパ増幅回路の電圧利得の周波数特性を示す図である。図３の低雑音チョッパ増幅回路における、正側の電源電圧変動除去比（ＰＳＲＲ＋）、負側の電源電圧変動除去比（ＰＳＲＲ−）及び同相信号除去比（ＣＭＲＲ）の周波数特性を示す図である。本実施形態と各非特許文献のオペアンプの比較を示す表である。従来技術に係る雑音軽減技術の原理の１つであるオートゼロ動作回路を含むオペアンプ増幅回路の構成を示す回路図である。図１３のオペアンプ増幅回路でオフセットキャンセレーションのために用いる制御信号φ１，φ２を示すタイミングチャートである。従来技術に係る雑音軽減技術の原理の１つであるチョッパ安定化回路を含むオペアンプであるチョッパ増幅回路の構成を示す回路図である。図１５のオペアンプ増幅回路でチョッパ変調及びチョッパ復調のために用いる制御信号φ１，φ２を示すタイミングチャートである。図１５のチョッパ増幅回路に入力される入力電圧信号Ｖｉｎ（ｆ）の周波数特性を示す図である。図１５のチョッパ増幅回路のオペアンプ６０に入力される入力電圧信号Ｖ（ｆ）の周波数特性を示す図である。図１５のチョッパ増幅回路のチョッパ復調器６２から出力される出力電圧信号Ｖｏｕｔ（ｆ）と、低域通過フィルタ６３から出力される出力電圧信号との周波数特性を示す図である。従来技術に係るＣＭＯＳアナログスイッチ回路の構成を示す回路図である。図２０のＣＭＯＳアナログスイッチ回路の動作を示す、入力電圧Ｖｉｎに対する各ＭＯＳＦＥＴＰ１０１，Ｎ１０１のコンダクタンスＧｐ，Ｇｎを示すグラフである。従来技術に係るチョッパ増幅回路の構成を示すブロック図である。図２２のチョッパ増幅回路で用いる制御信号φ０，φ１，φ２を示すタイミングチャートである。図５の帰還型増幅回路の変形例に係る帰還型増幅回路の構成を示すブロック図である。

符号の説明

１，１１…チョッパ変調器、
２，２ａ…加算器、
３，１３…スイッチドオペアンプ、
１３Ａ…入力回路、
１３Ｂ…位相補償付き増幅回路、
４，１４…チョッパ復調器、
５，１５…チョッパ変調器、
６，１６…低域通過フィルタ、
７，８ａ，８ｂ，９，２１，２２，２３，２４，３１，３２，３３，３４…スイッチ、
１１Ａ…アナログスイッチ回路、
１７，１８…スイッチ回路、
１９，１９ａ，１９ｂ…コモンモードフィードバック回路（ＣＭＦＢ回路）、
４１…オートゼロ出力回路、
Ｃ１，Ｃ２，Ｃ３，Ｃ１ａ，Ｃ１ｂ，Ｃ２ａ，Ｃ２ｂ，Ｃ３ａ，Ｃ３ｂ…キャパシタ、
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂ，Ｔ３ａ，Ｔ３ｂ，Ｔ４ａ，Ｔ４ｂ…端子。

Claims

入力端子及び第１と第２の出力端子を有する増幅手段であって、上記増幅手段の第１の出力端子から出力される出力信号を、第１のキャパシタを含む容量帰還回路とその帰還点を介して上記入力端子に帰還するように接続された容量帰還回路を備え、上記入力端子に入力される信号を増幅して上記第１の出力端子から出力する増幅手段と、
増幅期間の前のオートゼロ動作期間において、上記増幅手段の第２の出力端子から出力される信号電圧を上記増幅手段の入力端子に入力してオートゼロ動作を実行することにより、上記増幅手段をボルテージフォロワ回路で構成する第１のスイッチ手段と、
上記増幅期間において、入力信号を所定の制御信号に従ってチョッパ変調してチョッパ変調信号を上記容量帰還回路の帰還点を介して上記増幅手段の入力端子に出力する第１のチョッパ変調手段と、
上記増幅手段の終段に設けられ、増幅されたチョッパ変調信号を上記制御信号に従ってチョッパ復調して復調された出力信号を上記第１の出力端子から出力するチョッパ復調手段と、
上記容量帰還回路に挿入され、上記チョッパ復調手段から出力される復調された出力信号を、上記制御信号に従ってチョッパ変調してチョッパ変調信号を上記容量帰還回路とその帰還点を介して上記増幅手段の入力端子に出力する第２のチョッパ変調手段と、
上記増幅手段の第１の出力端子から出力される出力信号から、上記入力信号の周波数帯域を低域通過ろ波することにより、増幅された入力信号を通過させて出力する低域通過フィルタ手段とを備えた容量帰還型チョッパ増幅回路において、
上記オートゼロ動作期間において、上記容量帰還回路の帰還点を接地する第２のスイッチ手段と、
上記容量帰還回路の帰還点と上記増幅手段の入力端子との間に挿入され、上記オートゼロ動作期間において、上記増幅手段の第１の出力端子のオフセット電圧に対応する、上記増幅手段の第２の出力端子から出力される信号電圧を上記第１のスイッチ手段を介して蓄積保持した後、上記オートゼロ動作期間後の増幅期間において、上記増幅手段の入力端子のオフセット電圧を、上記蓄積保持された電圧により相殺する第２のキャパシタとを備えたことを特徴とする容量帰還型チョッパ増幅回路。
上記容量帰還型チョッパ増幅回路は全差動型で構成され、
上記増幅手段の第２の出力端子から出力される信号電圧に基づいて、上記増幅手段の第１の出力端子からの出力信号レベルがコモンモードで所定の基準値になるように、上記増幅手段の入力端子へのフィードバック信号を発生するコモンモードフィードバック回路をさらに備えたことを特徴とする請求項１記載の容量帰還型チョッパ増幅回路。