JP7417957B2

JP7417957B2 - 容量性結合回路装置

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Publication number: JP7417957B2
Application number: JP2021506226A
Authority: JP
Inventors: 太樹西本
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2019-03-18
Filing date: 2020-02-05
Publication date: 2024-01-19
Anticipated expiration: 2040-02-05
Also published as: WO2020189068A1; US11601162B2; JPWO2020189068A1; US20220190876A1; CN113574799A

Description

本開示は、容量性結合回路装置に関する。

電気自動車の電源システムをはじめ、高電圧を用いる車載機器、産業機器、医療機器等では、安全のため低電圧と高電圧の回路を電気的に分離（絶縁）した設計が必要となる。しかし、そのような機器においても、低電圧と高電圧の回路間での信号送受は不可欠である。例えば、高電圧のスイッチング電源回路は低電圧回路に実装されたＩＣの制御信号を受けて動作する。また、高電圧の電池においては、電池セルの電圧や温度の情報を低電圧回路に実装されたＩＣで受信し、当該受信した情報を電源システムの動作にフィードバックする。

こうした機器において、絶縁された低電圧と高電圧の回路間での信号送受には、アイソレータが用いられる。一般的なアイソレータの方式は、信号入力側と信号出力側の結合方法により、光結合、誘導性結合、容量性結合の三種類に分類される。このうち容量性結合方式のアイソレータは、信号入力側と信号出力側がキャパシタで結合されている。キャパシタは直流成分を絶縁して高周波成分は伝達するので、高周波成分を用いた信号変調により信号入力側から信号出力側への信号伝達を実現する。

しかし、信号入力側からキャパシタを介して伝達された変調信号を信号出力側で復調し、新たにデジタル信号を生成し直すため、これがノイズ電圧源となり伝導ノイズや放射ノイズの原因となり得る。この対策としては、信号入力側の接地と信号出力側の接地をキャパシタで接続することにより、一定のノイズ抑制効果が得られる。

特許文献１には、容量性結合方式のアイソレータ回路において、信号入力側の接地と信号出力側の接地をキャパシタで接続する従来例に係る回路構成が開示されている。特許文献１の中では、このキャパシタが変調信号の帰路として働くことにより、信号品質（ＳＩ：ＳｉｇｎａｌＩｎｔｅｇｒｉｔｙ）が向上する旨が記載されている。これと同時に、信号出力側の接地電位が安定することにより、ある程度のノイズ抑制効果も期待できる。

米国特許第５８７００４６号明細書

しかし、上記の対策によるノイズ抑制効果は限定的であるため、さらにノイズを抑制するためにキャパシタや抵抗、インダクタを用いたノイズフィルタが必要となる。これにより、部品実装面積やコストが増大するだけでなく、信号線上に部品が追加されるため信号に遅延や歪みが生じ、正常な信号送受信を妨げる可能性がある。

本開示の目的は、アイソレータ等の容量性結合回路を用いた容量性結合回路装置において、信号線上にノイズ対策部品を追加することなく、アイソレータに起因する伝導ノイズ又は放射ノイズを低減することができる容量性結合回路装置を提供することにある。

本開示の一態様に係る容量性結合回路装置は、
入力信号を変調した後、変調信号を結合キャパシタを介して伝送した後、前記変調信号を復調する容量性結合回路を備えた容量性結合回路装置であって、
前記容量性結合回路の信号入力側の接地端子と、信号出力側の接地端子との間に挿入された接地側帰還回路を備え、
前記接地側帰還回路は、第１のキャパシタと第１の抵抗との並列回路に対して、第２のキャパシタを直列に接続して構成される。

本開示の一態様に係る容量性結合回路装置によれば、信号入力側の接地と信号出力側の接地をキャパシタで接続する従来例の構成に比べて、伝導ノイズや放射ノイズを低減することができる。これにより、信号線上に挿設するノイズ対策部品を削減し、部品実装面積やコストの削減及び信号品質の向上を実現することができる。

実施形態１に係る容量性結合回路装置の構成例を示す回路図である。図１における容量性結合回路Ｓ１の構成例を示す回路図である。実施形態１で用いるオンオフ変調方式の場合における信号波形を示す模式的波形図である。図１の容量性結合回路装置の動作を表す回路図である。図４の回路図に対するコモンモード等価回路を示す回路図である。Ｃ１≪Ｃ２の場合における図５の等価回路を示す回路図である。回路シミュレーションで用いた回路であって、ノイズ対策をしないときの図４及び図５の回路図である。回路シミュレーションで用いた回路であって、従来例のように、信号入力側の接地と信号出力側の接地とをキャパシタＣ１で接続したときの図４及び図５の回路図である。回路シミュレーションで用いた回路であって、実施形態１に係る図４及び図５の回路図である。図７Ａの回路シミュレーションの結果であって、コモンモード電流の周波数特性を示すグラフである。図７Ｂの回路シミュレーションの結果であって、コモンモード電流の周波数特性を示すグラフである。図７Ｂの回路シミュレーションにおいて、キャパシタＣ１の容量値を１０ｎＦまで大きくした場合のシミュレーションの結果であって、コモンモード電流の周波数特性を示すグラフである。図７Ｃの回路シミュレーションの結果であって、コモンモード電流の周波数特性を示すグラフである。実施形態２に係る容量性結合回路装置の構成例を示す回路図である。Ｃ１≪Ｃ２の場合における図９の等価回路を示す回路図である。変形例に係る容量性結合回路装置の構成例を示す回路図である。

以下、本開示にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

（実施形態１）
図１は、実施形態１に係る容量性結合回路装置の構成例を示す回路図である。

図１において、容量性結合回路装置は、外部端子Ｔ１～Ｔ４、容量性結合回路Ｓ１、抵抗Ｒ１、キャパシタＣ１～Ｃ３、インダクタＬ１～Ｌ２を備える。ここで、容量性結合回路Ｓ１は、少なくとも１つの結合キャパシタＣ４を内部回路に含み（図２参照）、接続端子Ｎ１～Ｎ４を有する。容量性結合回路装置は、例えば、外部端子Ｔ１とＴ２の間に入力された入力信号Ｓｉを、外部端子Ｔ３とＴ４の間に出力信号として出力する通信回路として動作する。ここで、外部端子Ｔ１～Ｔ４は以下のために設けられる。
（１）Ｔ１：信号入力外部端子；
（２）Ｔ２：信号入力側の接地外部端子；
（３）Ｔ３：信号出力外部端子；
（４）Ｔ４：信号出力側の接地外部端子。

図１において、抵抗Ｒ１は容量性結合回路Ｓ１の出力抵抗であり、インダクタＬ１及びキャパシタＣ３により信号出力側のＬ型ローパスフィルタ（ＬＰＦ）１１を構成する。これは、ローパスフィルタの一例であり、後述するように変形するように構成してもよい。また、容量性結合回路Ｓ１の接続端子Ｎ４とＮ２との間には、接地側帰還回路１２が接続される。接地側帰還回路１２は、抵抗Ｒ２とキャパシタＣ１との並列回路に対して、キャパシタＣ２を直列に接続することで構成される。なお、Ｌ２は例えば信号配線の寄生インダクタである。

図２は、図１における容量性結合回路Ｓ１の構成例を示す回路図である。容量性結合回路Ｓ１は、変調器Ｍ１、復調器Ｍ２、結合キャパシタＣ４、接続端子Ｎ１～Ｎ４を備える。ここで、接続端子Ｎ１～Ｎ４は以下のために設けられる。
（１）Ｎ１：信号入力端子；
（２）Ｎ２：信号入力側の接地端子；
（３）Ｎ３：信号出力端子；
（４）Ｎ４：信号出力側の接地端子。

変調器Ｍ１は、接続端子Ｎ１に入力される二値デジタル信号である入力信号Ｓｉを例えばオンオフ変調方式によりスイッチングで変調し、変調信号Ｓｍを結合キャパシタＣ４を介して復調器Ｍ２に出力する。復調器Ｍ２は、受信される変調信号Ｓｍを前記オンオフ変調方式により二値デジタル信号である出力信号Ｓｏに復調して接続端子Ｎ３から出力する。なお、変調器Ｍ１の変調方式は、出力信号Ｓｉをより高い周波数成分を有する信号に変調できれば、前記のオンオフ変調方式に限らず、ＡＳＫ変調などの他の変調方式であってもよい。

以上のように構成された容量性結合回路Ｓ１は、例えば、容量性結合方式のアイソレータ回路を構成する。

図３は実施形態１で用いるオンオフ変調方式の場合における信号波形を示す模式的波形図である。

図２の接続端子Ｎ１とＮ２の間に図３（ａ）の入力信号Ｓｉが入力されるとき、変調器Ｍ１により結合キャパシタＣ４には図３（ｂ）の変調信号Ｓｍが出力される。変調信号Ｓｍは復調器Ｍ２により復調され、接続端子Ｎ３とＮ４の間に図３（ｃ）の出力信号Ｓｏが出力される。変調信号Ｓｍは高周波成分を含むため、結合キャパシタＣ４を介して伝達することができる。

図４は、容量性結合回路Ｓ１が図２で表される場合における、図１の容量性結合回路装置の動作を表す回路図である。一般に、容量性結合方式のアイソレータ回路において、信号入力側と信号出力側を結合するキャパシタはｐＦオーダである。すなわち、当該キャパシタのインピーダンスは例えば１に比較して非常に大きく設定され、図１における接続端子Ｎ１とＮ３の間のインピーダンスは、図４に示すように、結合キャパシタＣ４に代表して表示される。また、容量性結合方式のアイソレータ回路において、復調器Ｍ２が生成するデジタル信号がノイズ電圧源となるので、このノイズ電圧源をＶ１で表している。

図５は、図４の回路図に対するコモンモード等価回路を示す回路図である。コモンモード等価回路であるから、信号入力側の外部端子Ｔ１とＴ２をまとめてＴ１２とし、信号出力側の外部端子Ｔ３とＴ４をまとめてＴ３４で表した。このとき、信号入力側の接地を当該容量性結合回路装置全体の基準接地として接地記号を付した。なお、キャパシタＣ２は、接地側帰還回路１２が、抵抗Ｒ２とキャパシタＣ１の並列回路のみでは、信号入力側と、信号出力側との間の電気的絶縁が損なわれるので、当該並列回路に対して、キャパシタＣ２を直列に接続している。

図６は、キャパシタＣ２の容量値を、キャパシタＣ１の容量値よりも十分大きく（すなわち、Ｃ１≪Ｃ２の場合）設計した場合における図５の等価回路である。以下において、各抵抗Ｒ１，Ｒ２、各インダクタＬ１，Ｌ２、各キャパシタＣ１～Ｃ４の数値としてその符号を用いる。

図６において、Ｖｃｍは信号出力側の外部端子Ｔ３４におけるコモンモード電位である。ノイズ電圧源Ｖ１からコモンモード電位Ｖｃｍに電圧が伝達すると、外部端子Ｔ３４から容量性結合回路装置の外部にコモンモードノイズが伝搬してしまう。ノイズ電圧源Ｖ１からコモンモード電位Ｖｃｍへの電圧伝達係数は、次式で表される。

（１）

上記の式（１）から電圧伝達係数が０となる条件を求めると、次式を得る。

Ｌ２＝Ｒ１Ｒ２Ｃ４（２）
Ｃ４Ｌ１＝Ｃ１Ｌ２（３）

すなわち、図１の容量性結合回路装置を用いることにより、容量性結合回路装置の外部に伝搬するコモンモードノイズを低減することができる。特に、Ｌ２＝Ｒ１Ｒ２Ｃ４、かつＣ４Ｌ１＝Ｃ１Ｌ２となるよう設計した場合には、コモンモードノイズを著しく低減することができる。

次いで、本発明者らは、回路シミュレーションにより、コモンモードノイズの低減効果を定量的に示す。ここで、シミュレーションに用いた回路図を図７Ａ～図７Ｃに示す。ここで、図７Ａは、ノイズ対策を施さない場合の回路図である。図７Ｂは、従来のように信号入力側の接地と信号出力側の接地をキャパシタで接続した場合の回路図である。図７Ｃは、本開示の回路図である。なお、外部端子Ｔ３とＴ４の間は抵抗Ｒ３で終端し、信号出力側の接地は回路装置全体の基準接地との間に浮遊容量Ｃ５を有するとする。

ノイズ電圧源Ｖ１は、０Ｖのロー電圧と、５Ｖのハイ電圧を有し、周波数７５０ｋＨｚ、０％～１００％の立上り及び立下り時間が２．５ｎｓの矩形波を発生する。図７Ａ～図７Ｃに共通の回路素子の値は、以下の表１に示す通りである。なお、図７Ｂのシミュレーションでは、キャパシタＣ１の容量値を２００ｐＦと１０ｎＦの２通りでシミュレーションした。また、図７Ｃのシミュレーションでは、キャパシタＣ１の容量値を２００ｐＦとし、キャパシタＣ２の容量値を１０ｎＦとしてシミュレーションした。

［表１］
――――――――――
Ｒ１＝５０Ω
Ｒ３＝１０ｋΩ
Ｌ１＝１００ｎＨ
Ｌ２＝１ｎＨ
Ｃ３＝１ｎＦ
Ｃ４＝２ｐＦ
Ｃ５＝５ｐＦ
――――――――――

図８Ａ～図８Ｄは前記シミュレーションで得られたコモンモード電流の周波数特性を示すグラフである。ここで、外部端子Ｔ３及びＴ４から伝搬するコモンモード電流（＝キャパシタＣ５を流れる電流）が放射ノイズの原因になるため、この電流波形をＦＦＴした電流スペクトラムをプロットした。

ここで、図８Ａは、図７Ａのシミュレーション結果を示す。図８Ａから明らかなように、コモンモード電流が最も大きい。

図８Ｂは、図７Ｂのシミュレーション結果を示す、キャパシタＣ１の容量値を２００ｐＦとした場合である。図８Ｂから明らかなように、ノイズ対策を施さない場合と比べてコモンモード電流が抑制されていることが確認できる。

図８Ｃは、図７ＢでキャパシタＣ１の容量値を１０ｎＦまで大きくした場合のシミュレーション結果を示す。図８Ｃから明らかなように、図８Ｂに比較して、ノイズ抑制効果はあまり向上しない。

図８Ｄは、図７Ｃのシミュレーション結果を示す。図８Ｄから明らかなように、従来例のように信号入力側接地と信号出力側接地をキャパシタで接続した場合に比べて、さらにコモンモード電流が抑制されている。例えば、１００ＭＨｚのコモンモード電流は、図８Ｃでは２９０ｎＡであるのに対し、図８Ｄでは８．５ｎＡである。放射ノイズに寄与するエネルギーとしては、（８．５／２９０）^２＝０．０８６％にまで低減されたことを意味する。

以上説明したように、本実施形態に係る容量性結合回路装置によれば、上記のノイズ抑制効果により、信号入力側接地と信号出力側接地をキャパシタで接続する従来例の構成に比べて、伝導ノイズや放射ノイズを低減することができる。これにより、信号線上に挿設するノイズ対策部品を削減し、部品実装面積やコストの削減及び信号品質の向上を実現することができる。

なお、インダクタＬ１とＬ２には、チョークコイルやフェライトビーズを用いることができる。また、インダクタＬ１とＬ２のどちらか一方、あるいは両方は信号配線の寄生インダクタンスであってもよい。

例えば容量性結合方式のアイソレータ回路においては、例えば５０Ω程度の出力インピーダンスを有するものもある。そのような場合には、抵抗Ｒ１は容量性結合回路Ｓ１の内部に含まれると考え、個別の抵抗素子を用いる必要はない。あるいは、容量性結合回路Ｓ１の出力インピーダンスと、抵抗Ｒ１を併用してもよい。この場合には、式（１）に係る抵抗Ｒ１には、容量性結合回路Ｓ１の出力インピーダンスと抵抗Ｒ１の合計値を用いる。

（実施形態２）
図９は、実施形態２に係る容量性結合回路装置の構成例を示す回路図である。図９において、実施形態２に係る容量性結合回路装置は、図１の容量性結合回路装置に比較して、接続端子Ｎ４に接続されたインダクタＬ３を備える。

図９において、容量性結合回路Ｓ１の接続端子Ｎ４はインダクタＬ３及びＬ２を介して外部端子Ｔ４に接続される。また、インダクタＬ３及びＬ２の接続点は接地側帰還回路１２を介して接続端子Ｎ２及び外部端子Ｔ２に接続される。

以上のように構成された図９の容量性結合回路装置は、図１の容量性結合回路装置と同様に、例えば、外部端子Ｔ１とＴ２の間に入力された信号を、外部端子Ｔ３とＴ４の間に出力する通信回路として動作する。

図１０は、実施形態１と同様に、キャパシタＣ２の容量値をキャパシタＣ１の容量値よりも十分大きく設計した場合（Ｃ２≫Ｃ１）における、図９のコモンモード等価回路を示す回路図である。ここで、ノイズ電圧源Ｖ１と、インダクタＬ３の端子間電圧ＶＬ３の和を改めて等価ノイズ電圧源Ｖ２（＝Ｖ１＋ＶＬ３）と定義すると、等価ノイズ電圧源Ｖ２からコモンモード電位Ｖｃｍへの電圧伝達係数Ｖｃｍ／Ｖ２は、式（１）の右辺に等しい。すなわち、実施形態１と同様に、信号入力側の接地と信号出力側の接地をキャパシタで接続する従来例の構成に比べて、伝導ノイズや放射ノイズを低減することができる。これにより、信号線上に挿設するノイズ対策部品を削減し、部品実装面積やコストの削減及び信号品質の向上を実現することができる。

実施形態２において、図１の容量性結合回路装置に比較して、接続端子Ｎ４に接続されたインダクタＬ３を備えている。しかし、本開示はこれに限らず、接続端子Ｎ４には、素子値を問わず、さらにインダクタ又はフェライトビーズを追加してもよい。同様に、インダクタだけでなく、抵抗やキャパシタ、あるいはそれらの組み合わせのインピーダンスであってもよい。
（変形例）

図１１は変形例に係る容量性結合回路装置の構成例を示す回路図である。図１１において、変形例に係る容量性結合回路装置は、図１の容量性結合回路装置に比較して、接地側帰還回路１２に代えて、接地側帰還回路１２Ａを備えたことを特徴とする。

図１１において、接地側帰還回路１２Ａは、抵抗Ｒ２とキャパシタＣ１との並列回路の両端に対してそれぞれ、キャパシタＣ２及びＣ２Ａを直列に接続することで構成される。当該接地側帰還回路１２Ａは、各接続端子Ｎ４，Ｎ２間において、少なくとも３個のキャパシタＣ２，Ｃ１，Ｃ２Ａの直列回路が挿入されかつキャパシタＣ１に対して並列に抵抗Ｒ２が接続されているので、信号入力側と、信号出力側との間の電気的絶縁が損なわれることを回避できる。

本開示に係る容量性結合回路装置は、車載機器、産業機器、医療機器等で用いられる信号回路装置を、低ノイズ、小型、低コストで実現し、かつ信号品質を向上することに有用である。

１１ローパスフィルタ（ＬＰＦ）
１２，１２Ａ接地側帰還回路
Ｃ１～Ｃ４，Ｃ２Ａキャパシタ
Ｌ１～Ｌ２インダクタ
Ｍ１変調器
Ｍ２復調器
Ｎ１～Ｎ４接続端子
Ｒ１～Ｒ２抵抗
Ｓ１容量性結合回路装置
Ｓｉ入力信号
Ｓｍ変調信号
Ｓｏ出力信号
Ｔ１～Ｔ３４外部端子
Ｖ１ノイズ電圧源

Claims

入力信号を変調した後、変調信号を結合キャパシタを介して伝送した後、前記変調信号を復調する容量性結合回路を備えた容量性結合回路装置であって、
前記容量性結合回路の信号入力側の第１の接地端子と、前記容量性結合回路の信号出力側の第２の接地端子との間に挿入された接地側帰還回路を備え、
前記接地側帰還回路は、第１のキャパシタと第１の抵抗との並列回路に対して、第２のキャパシタを直列に接続して構成される、
容量性結合回路装置。
前記容量性結合回路装置はさらに、第３のキャパシタを備え、
前記接地側帰還回路は、第１のキャパシタと第１の抵抗との並列回路の両端に対してそれぞれ、前記第２のキャパシタ及び前記第３のキャパシタを直列に接続して構成される、
請求項１に記載の容量性結合回路装置。
前記容量性結合回路の信号出力端子と、前記容量性結合回路装置の信号出力外部端子との間に挿入された第１のインダクタと、
前記容量性結合回路の信号出力側の第２の接地端子と、前記容量性結合回路装置の信号出力側の接地外部端子との間に挿入された第２のインダクタとをさらに備え、
前記結合キャパシタの容量値と、前記第１のキャパシタの容量値との比が、前記第２のインダクタのインダクタンス値と、前記第１のインダクタのインダクタンス値との比に等しい、
請求項１又は２に記載の容量性結合回路装置。
前記容量性結合回路の信号出力端子と、前記第１のインダクタの一端との間に挿入された第２の抵抗をさらに備え、
前記結合キャパシタの容量値と、前記第１の抵抗の抵抗値の逆数との比が、前記第２のインダクタのインダクタンス値と前記第２の抵抗の抵抗値との比に等しい、
請求項３に記載の容量性結合回路装置。
前記第２の抵抗は、前記容量性結合回路の出力抵抗である、
請求項４に記載の容量性結合回路装置。
前記第１及び第２のインダクタの少なくとも１つは、信号配線の寄生インダクタンスである、
請求項３～５のうちのいずれか１つに記載の容量性結合回路装置。
前記容量性結合回路の信号出力側の第２の接地端子と、前記第２のインダクタの一端及び前記接地側帰還回路の一端の接続点との間に挿入された第３のインダクタをさらに備える、
請求項３～６のうちのいずれか１つに記載の容量性結合回路装置。
前記容量性結合回路は容量性結合方式のアイソレータ回路である、
請求項１～７のうちのいずれか１つに記載の容量性結合回路装置。