JP5349842B2 - 低オフセット入力回路およびそれを含む信号伝送システム - Google Patents

Description

本発明は、半導体集積回路の高速インターフェース向けの入力回路および信号伝送システムに関し、特に入力回路のデバイス特性ばらつきによって発生するオフセット電圧を低減するのに有効な回路技術に関するものである。

図１８（ａ）に、コンピュータやネットワーク装置に代表される情報装置内における、ＬＳＩ間の高速シリアル伝送の一般的な構成を示す。その構成は、送信回路内の出力ドライバ１５０１と、伝送路１０１と、受信回路内の入力回路１０４から成り、入力回路１０４は差動信号Ｖｉｎに応じた出力差動信号Ｖｏを出力し、ＶｏｐとＶｏｎの出力レベルの差により、論理レベルを決定する。入力回路１０４は、デバイス特性ばらつきによって、差動信号のレベル差に誤差が発生し、これは図１８（ｂ）のような等価回路で表すことができる。すなわち、入力信号のいずれか片側に、入力信号のレベルをシフトさせる誤差電圧Ｖｏｆｆが印加される。Ｖｏｆｆは回路特性のばらつき量に応じて正または負の値をとる。誤差電圧Ｖｏｆｆを一般にオフセット電圧１８０１と呼ぶ。このオフセット電圧の影響により、信号伝送を行う際、ＶｏｐとＶｏｎの上下関係が反転し、誤動作を起こし、伝送品質が劣化する。一般に入力回路のオフセット電圧低減を実現する技術としては、以下のような技術がある。

例えば、図１９は、特許文献１の技術に基づいて、ＬＳＩ間の高速シリアル伝送に対する信号受信回路における出力オフセット電圧を小さく抑えた入力回路の構成例である。図１９の構成は、入力回路１０４と、クロックデータリカバリ１９０１と、オフセット電圧補正回路１９０２から成る。この構成では、通常動作を行う前に、オフセット電圧調整のための１０の固定パターンを伝送し、クロックデータリカバリ１９０１で、差動波形のクロス点の間のアイ幅を観測し、オフセット電圧補正回路１９０２で、偶数ビットと奇数ビットのアイ幅が等しくなるようにアイ振幅を調整する。これによって、入力回路１０４の出力オフセット電圧を低減する。

図２０（ａ）に、入力回路１０４にオフセット電圧が無い場合の、１０の固定パターンを送信した時の、入力回路１０４の出力波形を示す。入力回路１０４にオフセット電圧が無い場合、偶数ビットと奇数ビットの、アイ幅Ｔｅ、Ｔｏ、及び、アイ振幅Ａｅ、Ａｏは等しくなる。図２０（ｂ）に示すように、例えば、入力回路１０４に正のオフセット電圧が発生した場合は、偶数ビットと奇数ビットのアイ幅Ｔｅ’、Ｔｏ’、アイ振幅Ａｅ’、Ａｏ’の値は異なり、Ｔｅ’＜Ｔｏ’及び、Ａｅ’＜Ａｏ’となる。図１９の入力回路は、クロックデータリカバリ１９０１で、Ｔｅ’とＴｏ’が等しくなるような制御信号をオフセット電圧補正回路１９０２に供給し、オフセット電圧補正回路１９０２はその制御信号に従い、Ａｅ’とＡｏ’が等しくなるように、入力回路１０４を調整することで、オフセット電圧を低減するというものである。
米国特許出願公開第２００６／００６７４４０号明細書

ところで、前記のような入力回路のオフセット電圧を低減する技術について、以下のようなことが明らかになった。

上記図１９の構成例では、時間成分であるアイ幅から、オフセット電圧のキャンセル量を決定している。このため、クロックデータリカバリ内の、クロックの位相計算を行う位相補間器に高性能が要求され、例えば数ｍＶの入力オフセット電圧は実現できるが、１ｍＶ以下の低オフセット化の実現は困難となる。また、オフセット電圧の調整時に、常に時間成分であるアイ幅を正確に測定する必要があるため、調整に手間が掛かり、キャンセル量決定までに時間がかかるという問題がある。

高速シリアル伝送では、通常、トレーニング期間と呼ばれる間に前述したようなオフセット電圧の調整が行われる。このオフセット電圧の調整を行う方式としては、前述したような時間成分（横軸成分）であるアイ幅を測定する方式や、または、縦軸成分であるアイの電圧成分を測定する方式や、あるいはビットエラーレートを測定する方式など、様々な方式が考えられる。しかしながら、このような間接的にオフセット電圧を測定する方式では、その測定精度の高精度化の実現が容易でないことに加え、間接的な要素から判断してオフセット電圧を調整するため、所望の調整状態に収束しないような場合もあり、本質的に調整時間を要してしまう。このような問題は、伝送速度の高速化が進む程より顕著なものとなる。

そこで、本発明の目的の一つは、高速インターフェースに対応可能で、オフセット電圧の低減を実現可能な低オフセット入力回路および信号伝送システムを提供することにある。また、本発明の他の目的の一つは、高速インターフェースに対応可能で、短時間でオフセット電圧の調整が可能な低オフセット入力回路および信号伝送システムを提供することにある。なお、本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本発明の代表的な実施の形態による低オフセット入力回路は、送信回路、受信回路および伝送路からなる高速伝送システムの受信回路に搭載され、入力回路オフセット電圧検出動作と入力回路通常動作の２つの動作モードを有し、入力回路ブロックとオフセット電圧補償回路ブロックで構成されるものとなっている。入力回路オフセット電圧検出動作では、入力回路のオフセット電圧を直接検出する手段として、入力回路の差動入力ノード間をショートし、オフセット電圧補償回路ブロックで、入力回路のオフセット電圧を直接検出保持し、保持したオフセット電圧を入力回路ブロックに負帰還することで、入力回路ブロックのばらつき補償を行う。その後、入力回路通常動作に移行し、入力回路ブロックは、ばらつき補償が行われた状態で信号増幅を行う。このように、例えば、ギガ（ｂｐｓ）レベル以上の高速伝送システムにおいて、オフセット電圧を直接検出し、これによってオフセット電圧をキャンセルすることで短時間の調整で低オフセット電圧での信号増幅が実現できる。

ここで、入力回路ブロックは、具体的には、高速動作が可能な入力回路と、入力回路の出力ノードからオフセット電圧補償回路ブロックの出力信号を減算する加減算回路ブロックから構成される。また、オフセット電圧補償回路ブロックは、具体的には、入力回路のオフセット電圧を検出する検出回路ブロックと、検出したオフセット電圧を保持する調整保持回路ブロックで構成される。検出回路ブロックでは、検出する入力回路のオフセット電圧を、例えばオートゼロ増幅回路等と呼ばれる低オフセット電圧の増幅回路で増幅した後、コンパレータでデジタル判定（２値判定または極性判定）を行う。このように入力回路のオフセット電圧を一旦低オフセット電圧の増幅回路で増幅した後にデジタル判定を行うことで、容易な構成で、高精度なオフセット電圧の検出が可能となる。また、この検出したオフセット電圧を、次段の調整保持回路ブロックで、デジタル値で保持することで、頻繁に検出動作と通常動作を繰り返す必要がなく、１度の検出動作を行うだけで、低オフセット電圧の信号増幅を長時間連続して行うことが可能となる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、高速インターフェースに対応した入力回路において、オフセット電圧の低減を実現可能となる。また、このオフセット電圧を低減するのに要する時間を短縮できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態の低オフセット入力回路は、入力回路の差動入力信号端子をショートすることで、伝送路から入力回路を遮断し、入力回路のオフセット電圧を直接検出、保持し、その検出量を入力回路に負帰還することで、入力回路のオフセット電圧を低減するものである。図１は、本発明の実施の形態１による低オフセット入力回路において、その構成の一例を示す回路図である。図１の低オフセット入力回路は、入力回路オフセット電圧検出動作と、入力回路通常動作の２つの動作モードを有し、伝送路１０１から信号を受信する入力回路ブロック１０２と、その入力回路ブロックのオフセット電圧を低減するオフセット電圧補償回路ブロック１０３より構成される。入力回路ブロック１０２は、高速動作が可能な入力回路１０４と、オフセット電圧補償回路ブロック１０３からの出力を用いて、入力回路１０４のオフセット電圧を加減算する加減算回路ブロック１０５より構成される。また、オフセット電圧補償回路ブロック１０３は、入力回路１０４のオフセット電圧を検出する検出回路ブロック１０６と、検出したオフセット電圧を保持する調整保持回路ブロック１０７と、スイッチ１０８〜１１０で構成される。

入力回路オフセット電圧検出動作では、スイッチ１０８、スイッチ１０９をオン動作することで、検出回路ブロック１０６は、入力回路１０４の出力オフセット電圧を検出する。検出したオフセット電圧を次段の調整保持回路ブロック１０７で保持し、加減算回路ブロック１０５で、入力回路１０４の出力から、保持したオフセット電圧を減算することで、入力回路のオフセット電圧を低減する。オフセット電圧は、デバイス特性のばらつきによって、正負どちらの値も取りうるが、検出回路ブロック１０６、あるいは調整保持回路ブロック１０７でオフセット電圧の極性を判定し、その判定結果より、検出回路ブロック、あるいは調整保持回路ブロックから、オフセット電圧が正の場合はスイッチ１１０が‘Ｌ’、オフセット電圧が負の場合はスイッチ１１０が‘Ｈ’になるように制御することで対処する。

入力回路通常動作では、スイッチ１０９をオフ動作し、伝送路１０１からの信号を入力回路ブロック１０２で受信し、スイッチ１０８をオフ動作し、入力回路ブロックから検出回路ブロック１０６を遮断する。これによって、入力回路ブロック１０２は、検出回路ブロック１０６の負荷の影響がなくなり、例えば数Ｇ〜数十Ｇ［ｂｐｓ］といった高速動作にも対応可能となる。入力回路オフセット電圧検出動作時に検出したオフセット電圧は、調整保持回路ブロック１０７で保持されているので、入力回路通常動作時では、入力回路１０４は低オフセット電圧での増幅が可能である。なお、図１は、全て差動信号で示されているが、シングルエンドでも同様に、オフセット電圧を低減できることは明らかである。また、入力回路のオフセット電圧を直接検出するのに、差動入力信号端子をショートする以外に、差動入力信号端子をグラウンドに接地することでも、同様なオフセット電圧の検出が可能であることは明らかである。

（実施の形態２）
図２は、本発明の実施の形態２による低オフセット入力回路において、図１の検出回路ブロック１０６の構成の一例を示す回路図である。図２の検出回路ブロック１０６は、低オフセット電圧の増幅回路２０１と、コンパレータ２０２で構成される。本実施の形態では、図１の入力回路１０４の出力オフセット電圧を、低オフセット電圧の増幅回路２０１で増幅することで、検出回路ブロック１０６自体のばらつき補償を行い、高精度なオフセット電圧の検出を可能としている。すなわち、検出回路ブロック１０６自体にばらつき（オフセット）があると、入力回路１０４の出力オフセット電圧を高精度に低減することが困難となるが、このように増幅回路２０１に低オフセット電圧仕様のものを適用することでこのような問題を解決できる。

増幅回路２０１で増幅したオフセット電圧は、コンパレータ２０２で正負判定を行うことで、アナログ信号からデジタル信号に変換する。デジタル化にコンパレータを用いることで、コンパレータ入力のダイナミックレンジに関係なく、高い増幅での検出が可能であり、低オフセット電圧の増幅回路２０１の利得を増加することで、更なる高精度な出力オフセット電圧の検出を実現できる。ここで、検出する出力オフセット電圧は直流成分であるため、入力回路１０４と異なり、低オフセット電圧の増幅回路２０１は、高速動作が不要である。従って、入力回路１０４は高速動作のための最適設計、低オフセット電圧の増幅回路２０１は高利得のための最適設計を行うことで、全体として高速動作と低オフセット電圧の両立が実現可能となる。

（実施の形態３）
図３は、本発明の実施の形態３による低オフセット入力回路において、図２の増幅回路２０１の詳細な構成例を示す回路図である。図２の増幅回路２０１は、例えばオートゼロ増幅回路等と呼ばれるものである。オートゼロ増幅回路は、サンプリングを利用した低オフセット入力回路で、オートゼロ動作と通常増幅動作の２つの動作モードを有し、高利得な増幅回路３０１と、サンプリング容量３０４と、加算器３０５と、上記２つの動作モードを選択するスイッチ３０２、３０３より構成される。オートゼロ動作モードでは、図３の各スイッチを‘Ｌ’側に閉じ、増幅回路３０１のオフセット電圧をサンプリング容量３０４に蓄積する。通常増幅動作では、各スイッチを‘Ｈ’側に閉じ、入力信号から、オートゼロ動作モードでサンプリング容量３０４に蓄積した入力オフセット電圧が差し引かれ、低オフセット電圧での増幅が可能となる。

増幅回路３０１へ入力される入力信号をＶｉ、増幅回路３０１の出力をＶＡＺ、増幅回路３０１の利得をＧａｚ、増幅回路３０１の入力オフセット電圧をＶｏｆｆａｚ、サンプリング容量の印加電圧をＶｈとすると、オートゼロ動作モードにおいて、容量３０４に保持される補償電圧は、

となり、Ｇａｚの利得が十分大きいときに、近似的に増幅回路３０１の入力オフセット電圧が容量３０４に保持されることになる。

次に、増幅動作モードにおける増幅回路３０１の出力電圧ＶＡＺは、

となり、オートゼロ増幅回路では、入力オフセット電圧が、増幅回路３０１の利得分圧縮されることになり、低オフセット化が実現できる。

このようなオートゼロ増幅回路は、低オフセット化を実現できるが、サンプリング容量３０４のリフレッシュ等が必要なため、高速動作には不向きとなっている。しかしながら、実施の形態２で説明したように、オートゼロ増幅回路の適用先となる図２の増幅回路２０１は、高速動作が不要であり、オートゼロ増幅回路内の増幅回路３０１の高利得化の観点で最適設計を行えばよい。これによって、結果的に当該オートゼロ増幅回路（増幅回路２０１）の低オフセット化と、入力回路１０４に対する高精度なオフセット電圧の調整が可能となる。

（実施の形態４）
図４は、本発明の実施の形態４による低オフセット入力回路において、図１の調整保持回路ブロック１０７の構成の一例を示す回路図である。図４の調整保持回路ブロック１０７は、ビット調整論理回路４０１と、レジスタ４０２で構成される。ビット調整論理回路４０１は、図１の検出回路ブロック１０６で検出したオフセット電圧の正負情報（デジタル信号Ｖｃｏｎ）を受けて加減算回路ブロック１０５に反映させるオフセット電圧の加減算処理あるいは符号化を行い、レジスタ４０２は、当該オフセット電圧の値をビット情報としてデジタル値で保持する。ここでは、オフセット電圧の大きさを示すデジタル信号Ｖｃａｎと、オフセット電圧の符号を示すデジタル信号Ｖｐｏｌｅを保持する構成例となっている。このようにオフセット電圧をデジタル値で保持することで、頻繁にオフセット電圧検出動作を行う必要がなく、１度の検出動作だけで、入力回路１０４のばらつき補償を行った状態での通常動作が長時間可能である。

（実施の形態５）
図５は、本発明の実施の形態５による低オフセット入力回路において、図１の加減算回路ブロック１０５の構成の一例を示す回路図である。図５の加減算回路ブロック１０５は、デジタルアナログ変換器５０１と、加算器５０２より構成される。図１および図４に示すように、調整保持回路ブロック１０７のレジスタのビット情報に従い、加減算回路ブロック１０５には、オフセット電圧が正（Ｖｐｏｌｅが‘Ｈ’）の場合にはデジタル信号Ｖｃａｎｐが入力され、負（Ｖｐｏｌｅが‘Ｌ’）の場合にはデジタル信号Ｖｃａｎｎが入力される。

図５のデジタルアナログ変換器５０１は、このデジタル信号Ｖｃａｎｎ、Ｖｃａｎｐをアナログ信号に変換することで、調整電圧Ｖｃの値を決定する。なお、この場合、例えば正のオフセット電圧（Ｖｃａｎｐ）に対応する調整電圧Ｖｃを生成した場合、負のオフセット電圧（Ｖｃａｎｎ）に対応する調整電圧Ｖｃをゼロとし、逆の場合にはＶｃａｎｐに対応する調整電圧Ｖｃをゼロとすればよい。そして、入力回路１０４の出力端子で、このような調整電圧Ｖｃを加算器５０２で減算することで、入力回路のオフセット電圧が低減される。

なお、調整電圧Ｖｃの減算を、入力回路１０４の出力端子ではなく、入力端子で行ってもよく、これによっても同様な効果が得ることができる。ただし、入力回路１０４の出力端子では、入力端子に比べてオフセット電圧が増幅されて出力されるため、デジタルアナログ変換器５０１の分解能を一定とすると、出力端子で減算する方が入力端子で減算するよりも相対的に高精度なオフセット電圧の調整が実現可能となる。この観点からは、加減算回路ブロック１０５は、入力回路１０４の出力端子側に設ける方が望ましい。

図６は、図５のデジタルアナログ変換器５０１における調整電圧Ｖｃの推移の一例を示す説明図である。図６においては、例えば、図４のレジスタ４０２の最上位ビットをＶｐｏｌｅとし、その下位の複数ビットをＶｃａｎとし、調整電圧Ｖｃは、“０＿１１・・１”および“１＿００・・０”の場合にゼロ、“０＿００・・０”〜“０＿１１・・１”の範囲で負、“１＿００・・０”〜“１＿１１・・１”の範囲で正となっている。Ｖｃが負の場合には、“０＿００・・０”に近づく程絶対値が大きくなり、Ｖｃが正の場合には、“１＿１１・・１”に近づく程絶対値が大きくなる。なお、正の調整電圧か負の調整電圧かは、実際には例えば図５に示すように、差動信号の一方から減算するか他方から減算するかで実現すればよい。

（実施の形態６）
図７は、本発明の実施の形態６による低オフセット入力回路において、その動作状態の推移を示す図である。本実施の形態の低オフセット入力回路は、入力回路オフセット電圧調整動作と、入力回路通常動作の２つの動作モードを備えている。ここでは、図１の検出回路ブロック１０６内の増幅回路２０１に図３のようなオートゼロ増幅回路を用いた場合を例としている。図７の入力回路オフセット電圧調整動作は、図１のスイッチ１０８、１０９を閉じた状態で行われ、この動作期間内で検出回路ブロック１０６のオートゼロ動作と通常動作が繰り返し行われる。

すなわち、まず図２の増幅回路２０１にオートゼロ動作を行わせ、増幅回路２０１のオフセット電圧を低減することで、検出回路ブロック１０６のばらつき補償を行う。続いて、増幅回路２０１に通常増幅動作を行わせ、検出回路ブロック１０６によって入力回路１０４のオフセット電圧を高精度に検出する。そして、この検出結果を受けて、加減算回路ブロック１０５に設定するオフセット電圧を変更し、この状態で再度同様にして増幅回路２０１のオートゼロ動作と通常増幅動作を行い、所定の検出結果が得られるまでこれらを繰り返すことによって入力回路１０４のばらつき補償を行う。その後は、図１のスイッチ１０８、１０９を開いた状態とし、入力回路１０４のばらつき補償が行われた状態で入力回路１０４の通常動作が行われる。

図８は、入力回路１０４のばらつき補償の動作内容の一例を示すフローチャートである。入力回路１０４のばらつき補償は、（ａ）検出・調整量加減算決定と、（ｂ）調整動作継続判定と、（ｃ）調整の３つの動作で行われる。（ａ）の動作では、検出回路ブロック１０６が、出力オフセット電圧Ｖｎを増幅回路２０１で増幅した後にコンパレータ２０２で正負判定を行い、正ならＵｐ動作信号（Ｙｎ＝１）、負ならＤｏｗｎ動作信号（Ｙｎ＝０）を出力する。この判定結果に従い、ビット調整論理回路４０１では、Ｙｎ＝１ならばレジスタ４０２のビット情報に１を加算し、Ｙｎ＝０ならばレジスタ４０２のビット情報から１を減算し、オフセット調整量の加減算を決定する。（ｂ）の動作では、Ｕｐ／Ｄｏｗｎ判定信号Ｙｎを前回の判定結果Ｙｎ−１と比較し、Ｙｎ＝Ｙｎ−１の場合には、（ｃ）の動作に移行し、調整動作を継続する。Ｙｎ≠Ｙｎ−１の場合には、調整動作を終了し、レジスタのビット情報を固定することでオフセット電圧のキャンセル量を決定する。（ｃ）の動作については、検出回数をｎ＋１に更新すると共に、レジスタのビット情報に応じて調整電圧Ｖｃを減算した後、（ａ）の動作に移行する。

図９は、入力回路１０４に正の出力オフセット電圧Ｖｏｆｆが発生した場合の、コンパレータ２０２、レジスタ４０２のビット情報、出力オフセット電圧の動作状態の一例を示した説明図である。正のオフセット電圧がある場合には、コンパレータ２０２の出力が反転するまでＶｏｆｆからΔＶ単位で減算し、その結果となるＶｎが負になると、コンパレータの出力が反転（Ｙｎ≠Ｙｎ−１）することで、調整動作が終了する。この結果、入力回路１０４の調整後の出力オフセット電圧は、デジタルアナログ変換器５０１の分解能ΔＶ以下に低減される。このように、本実施の形態では、単純な構成のオフセット電圧補償回路ブロックを設けることで、短時間で、入力回路１０４のばらつき補償を実現できる。

（実施の形態７）
図１４は、本発明の実施の形態７による低オフセット入力回路において、その構成の一例を示す回路図である。図１４に示す低オフセット入力回路は、図１の入力回路１０４を、縦続接続された複数の入力回路１０４［１］〜１０４［ｎ］で構成することで、この複数の入力回路のばらつき補償を一括して行うものとなっている。それ以外の構成に関しては、これまでの実施の形態で述べたものと同様であるため詳細な説明は省略する。入力回路オフセット電圧検出動作では、スイッチ１０８、１０９をオン動作し、検出回路ブロック１０６で、入力回路ブロック１０２内の全ての入力回路の出力オフセット電圧をまとめて検出する。この検出したオフセット電圧を調整保持回路ブロック１０７で保持し、入力回路１０４［ｎ］の出力で、加減算回路ブロック１０５を用いて検出したオフセット電圧を減算することで、低オフセット化が実現できる。

高速シリアル伝送では、伝送路１０１の損失が大きく、受信回路はこの損失分の信号増幅が必要となるため、通常、利得を稼ぐために高速動作可能な入力回路を複数縦続接続した構成が採られる。縦続接続した入力回路の出力端子で、オフセット電圧を観測することで、検出したいオフセット電圧の振幅は大きくなり、加減算回路ブロック１０５内のデジタルアナログ変換器の分解能が大きな値でも、高精度な低オフセット化が可能となるため、デジタルアナログ変換器の設計が容易となる。

（実施の形態８）
図１５は、本発明の実施の形態８による低オフセット入力回路において、それを含む信号伝送システム全体の構成例を示す回路図である。図１５に示す信号伝送システムは、図１の低オフセット入力回路が受信回路とされ、伝送路１０１を挟んだ送信回路の一部として出力ドライバ１５０１が設けられ、その入力端子に、差動入力端子をショートするためのスイッチ１５０２が備わったことが特徴となっている。

入力回路１０４以外でも、出力ドライバ１５０１ではデバイス特性ばらつきによるＰＮ出力振幅のアンバランス、伝送路１０１では配線長の違い等で発生するＰＮアンバランスにより、それぞれオフセット電圧が発生する。図１５で示す構成例では、入力回路オフセット電圧検出時に、スイッチ１５０２をオン動作し、スイッチ１０９をオフ動作し、スイッチ１０８をオン動作することで、出力ドライバ１５０１、伝送路１０１、入力回路１０４で発生するオフセット電圧を検出回路ブロック１０６によって纏めて検出する。この検出したオフセット電圧を調整保持回路ブロック１０７で保持し、入力回路１０４の出力で、検出したオフセット電圧を減算することで、このような信号伝送システム全体のばらつき補償を一括して行うことが可能となり、信号伝送システム全体の低オフセット化を実現できる。

（実施の形態９）
図１６は、本発明の実施の形態９による低オフセット入力回路において、その構成の一例を示す回路図である。図１６に示す低オフセット入力回路は、図１の構成例と比較して、検出回路ブロック１０６を切断するためのスイッチ１６０１と、調整保持回路ブロック１０７内のレジスタのビット情報を直接変更するための外部調整端子１６０２が追加されたものとなっている。この構成例では、オフセット電圧の検出は、スイッチ１０９をオン動作し、スイッチ１６０１をオフ動作した状態で、入力回路ブロック１０２の出力端子（Ｖｏｐ，Ｖｏｎ）を観測することにより行う。観測したオフセット電圧が小さくなるように、外部調整端子１６０２で直接レジスタのビット情報を変更することで、入力回路１０４の低オフセット化が実現できる。外部調整端子１６０２によるレジスタのビット情報の調整は、実施の形態７や実施の形態８の場合においても、同様に実現できることは明らかである。

（実施の形態１０）
図１７は、本発明の実施の形態１０による低オフセット入力回路において、その構成の一例を示す回路図である。図１７に示す低オフセット入力回路は、２組の入力回路ブロック１０２、１７０１と、調整保持回路ブロック１０７、１７０５を並列接続し、１つの検出回路ブロック１０６だけで、２つの入力回路ブロックの低オフセット化を実現するものである。オフセット電圧の検出は、まず、スイッチ１７０４を‘Ｌ’側に閉じることで、入力回路ブロック１０２のオフセット電圧を検出回路ブロック１０６で検出し、その結果を調整保持回路ブロック１０７に保持する。次に、スイッチ１７０４を‘Ｈ’側に閉じ、入力回路ブロック１７０１のオフセット電圧を、検出回路ブロック１０６で検出し、その結果を調整保持回路ブロック１７０５に保持する。このように、１つの検出回路ブロック１０６を２組の入力回路ブロックで兼用して使用することで、２組の入力回路のばらつきを補償し、その結果を保持することが可能である。

図１７では、２組の入力回路ブロックと調整保持回路ブロックを想定しているが、３組以上の複数個でも、１つの検出回路ブロックだけで、同様に低オフセット化が実現可能であることは、言うまでもない。検出回路ブロックは、例えば図２および図３に示したようにアナログ回路で構成されるため、比較的回路面積が大きくなる。そこで、このような構成を用いることで、多チャネル化にする程面積効率が高くなる。

（実施の形態１１）
本実施の形態１１では、これまでに示した各低オフセット入力回路において、その一部の回路の詳細な構成例について説明を行う。図１０は、図３の増幅回路２０１において、その加算器３０５の詳細な回路構成の一例を示す回路図である。図１１は、図２の検出回路ブロック１０６において、そのコンパレータ２０２の詳細な回路構成の一例を示す回路図である。図１２は、図１の調整保持回路ブロック１０７の詳細な一例を示すものであり、（ａ）はその回路構成の一例を示す回路図、（ｂ）は（ａ）の動作例を示すタイミングチャートである。図１３は、図１の入力回路ブロック１０２の詳細な回路構成の一例を示す回路図である。

図１０に示す加算器３０５は、差動構成となっており、入力［１］の（＋）（−）から差動対となるＭＯＳトランジスタＭ１，Ｍ２に入力された差動信号と、入力［２］の（＋）（−）から差動対となるＭＯＳトランジスタＭ３，Ｍ４に入力された差動信号とを負荷抵抗Ｒ１，Ｒ２を介して電圧加算し、その結果を出力（＋）（−）に出力する構成となっている。この際、ＭＯＳトランジスタＭ１とＭ２、Ｍ３とＭ４、及び負荷抵抗Ｒ１とＲ２のばらつきにより、オフセット電圧が発生するが、これは実施の形態３で説明したオートゼロ動作により、低減される。

図１１に示すコンパレータ２０２は、差動構成となっており、ＭＯＳトランジスタＭ１１〜Ｍ１５から成る差動増幅回路と、ＭＯＳトランジスタＭ１６とＭ１７から成るソース接地回路の２段増幅回路で構成する。また、Ｍ１７は定電流源のため、出力の駆動能力が低く、それを補うために出力段に、ＭＯＳトランジスタＭ１８とＭ１９から成るインバータを付加している。Ｍ１１とＭ１２に入力された差動信号は、２段増幅回路で増幅され、入力（＋）が入力（−）よりも大きい場合は１を、入力（−）が入力（＋）よりも大きい場合は０を出力することで、入力信号の正負判定がなされ、信号はアナログ値からデジタル値に変換される。この際、ＭＯＳトランジスタＭ１１〜Ｍ１４のばらつきにより、オフセット電圧が発生し、正負判定に誤差が生じるが、実施の形態２で説明したように低オフセット電圧の増幅回路２０１で入力信号を事前に増幅しているので、その影響は小さい。

図１２（ａ）の調整保持回路ブロック１０７は、主に２つの微分回路（遷移検出回路）［１］１２０１，［２］１２０２とカウンタ１２０３から構成される。調整保持回路ブロック１０７は、コンパレータ２０２の出力デジタル信号Ｖｃｏｎ、‘Ｈ’の時に調整保持回路ブロック１０７の動作を開始する信号ｓｔａ、およびクロック信号ｃｌｋの３つを入力として、カウンタ１２０３の値を示すデジタル信号Ｖｃａｎと、Ｖｃｏｎの極性を示すデジタル信号Ｖｐｏｌｅを出力する。微分回路［１］１２０１は、Ｖｃｏｎの信号遷移を検出した際にパルス信号を出力し、微分回路［２］１２０２は、ｓｔａの０→１への信号遷移を検出した際にパルス信号を出力する。カウンタ１２０３は、リセット信号ｒｓｔを受けてゼロにリセットされ、イネーブル信号ｅｎが‘Ｈ’レベルの間、ｃｌｋに同期してカウント動作を行う。

以下、コンパレータ２０２の出力（Ｖｃｏｎ）が‘Ｈ’の場合の動作例を、図１２（ｂ）のタイミングチャートを用いて説明する。まず、ｓｔａを‘Ｈ’にすることで、カウンタ１２０３にリセットをかけ、Ｖｃａｎをゼロにする。その１サイクル後に、カウンタのｅｎが‘Ｈ’となり、ｅｎは、微分回路［１］１２０１によってＶｃｏｎの遷移を検出するまで‘Ｈ’を維持する。ｅｎが‘Ｈ’の間、カウンタ１２０３はｃｌｋに同期してカウント動作を行い、Ｖｃａｎの値を増加させる。Ｖｃｏｎが‘Ｈ’から‘Ｌ’に変わると、カウンタのｅｎも‘Ｌ’になり、カウンタはカウント動作を終了し、その状態のカウント値（Ｖｃａｎ＝Ｎ）を保持する。そして、この保持されたカウント値が、その後の入力回路１０４の通常動作時にオフセット電圧を表すデジタル値として使用される。

このような構成例により、前述した図８のフローチャートが実現され、入力回路１０４の低オフセット化が実現できる。なお、オフセット電圧の符号を表すデジタル信号Ｖｐｏｌｅは、例えば図１２（ａ）の構成例のようにＶｃｏｎの値をそのままラッチして使用すればよい。また、クロック信号ｃｌｋのサイクルは、図７における検出回路ブロック動作モードの「オートゼロ動作」と「通常増幅動作」の繰り返し周期に応じて定め、「通常増幅動作」の間にカウンタ１２０３が加減算動作を１回だけ行うように設定すればよい。

図１３の入力回路ブロック１０２は、入力回路１０４と、加減算回路ブロック１０５で構成される。入力回路１０４の入力信号ＶｉｎｐとＶｉｎｎはそれぞれ、ＭＯＳトランジスタＭ２１とＭ２２のゲート端子に入力され、定電流発生用ＭＯＳトランジスタＭ２３により生成される電流は、この入力信号間の差電圧により２つに分配され、２つの負荷抵抗Ｒ２１とＲ２２に流れる。出力信号ＶｏｐとＶｏｎは、この電流と負荷抵抗Ｒ２１とＲ２２の積に応じた振幅を出力する。この際、ＭＯＳトランジスタＭ２１とＭ２２、及び負荷抵抗Ｒ２１とＲ２２のデバイス特性ばらつきにより、オフセット電圧が発生するが、以下に示す加減算回路ブロック１０５で低減できる。

加減算回路ブロック１０５は、入力回路１０４の出力端子に、複数の定電流発生用ＭＯＳトランジスタＭｐ１〜ＭｐＮとＭｎ１〜ＭｎＮと、スイッチＳＷｐ＿１〜ＳＷｐ＿ＮとＳＷｎ＿１〜ＳＷｎ＿Ｎの組み合わせを並列に接続した回路ブロックを、Ｐ極１３０１、Ｎ極１３０２に、それぞれ、接続した構成となっている。正のオフセット電圧が発生した場合は、その大きさに応じて、スイッチＳＷｐ＿１〜ＳＷｐ＿Ｎを‘Ｈ’にする個数を調整することで、負荷抵抗Ｒ２２に流れる電流量を増やし、その結果、Ｖｏｐの出力レベルは減少し、オフセット電圧は低減する。一方、負のオフセット電圧が発生した場合は、その大きさに応じて、スイッチＳＷｎ＿１〜ＳＷｎ＿Ｎを‘Ｈ’にする個数を調整することで、負荷抵抗Ｒ２１に流れる電流量を増やし、その結果、Ｖｏｎの出力レベルは減少し、オフセット電圧は低減する。

このスイッチの制御を、レジスタ４０２のビット情報に従って行うことで、入力回路１０４の低オフセット化が実現可能となる。なお、この図では、ＭＯＳトランジスタを用いているが、バイポーラトランジスタでも実現可能であることは明らかである。

以上、各実施の形態において開示される発明のうち、代表的なものによって得られる効果を簡単に纏めると以下の通りである。

（１）ＬＳＩ間の高速シリアル伝送等の入力回路において、デバイス特性ばらつきによって派生するオフセット電圧を低減できるので、受信信号の振幅が小さい場合でも、オフセット電圧の影響により伝送品質が劣化するのを防ぐことができる。

（２）入力回路のオフセット電圧を低減する手段として、入力回路のオフセット電圧を直接検出する構成を取るので、短時間で高精度なばらつき補償が可能である。また、この際にオフセット電圧を検出する手段として、例えばオートゼロ増幅回路といった低オフセットの増幅回路を用いるため、より高精度化が図れる。

（３）入力回路のオフセット電圧を低減する補償信号をデジタル信号で保持する手段を有しているので、低オフセット電圧の信号増幅を長時間連続して行うことが可能である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、前述した実施の形態４においては、検出したオフセット電圧をデジタル値で保持するため、１度のオフセット電圧検出動作だけで、長時間通常動作が可能であると述べたが、これは必須条件ではない。例えば、バースト伝送のような、光ファイバーを用いた長距離通信装置における信号伝送では、信号受信を行う期間と、信号受信が行われない期間が存在する。このように、常に信号受信を必要としないシステムにおいては、信号受信が行われない期間を利用して、オフセット電圧の検出動作を再び行うことが可能である。この結果、温度変化や電源電圧の変動によって、半導体のデバイス特性が変化することで、オフセット電圧の値が変化しても、その変化に対応したばらつき補償が可能である。

本実施の形態の低オフセット入力回路は、例えばコンピュータやネットワーク装置等の情報処理装置内での、ＬＳＩ間の高速シリアル信号伝送における信号受信回路のように、受信信号の振幅に対して、受信回路のデバイス特性ばらつきによって発生するオフセット電圧の影響が無視できないようなシステムにおいて、その伝送品質の劣化を防止する手段として有効な技術である。さらにこれに限らず、光伝送技術を利用したイーサネット（登録商標）信号伝送装置などのシステムの電気信号部分の信号受信回路や、低オフセット電圧で広帯域な信号増幅が必要な、テープドライブ向け増幅回路などにも適用可能である。

本発明の実施の形態１による低オフセット入力回路において、その構成の一例を示す回路図である。 本発明の実施の形態２による低オフセット入力回路において、図１の検出回路ブロックの構成の一例を示す回路図である。 本発明の実施の形態３による低オフセット入力回路において、図２の増幅回路の詳細な構成例を示す回路図である。 本発明の実施の形態４による低オフセット入力回路において、図１の調整保持回路ブロックの構成の一例を示す回路図である。 本発明の実施の形態５による低オフセット入力回路において、図１の加減算回路ブロックの構成の一例を示す回路図である。 図５のデジタルアナログ変換器における調整電圧の推移の一例を示す説明図である。 本発明の実施の形態６による低オフセット入力回路において、その動作状態の推移を示す図である。 本発明の実施の形態６による低オフセット入力回路において、入力回路のばらつき補償の動作内容の一例を示すフローチャートである。 図８の動作内容の具体例を説明する補足図である。 図３の増幅回路において、その加算器の詳細な回路構成の一例を示す回路図である。 図２の検出回路ブロックにおいて、そのコンパレータの詳細な回路構成の一例を示す回路図である。 図１の調整保持回路ブロックの詳細な一例を示すものであり、（ａ）はその回路構成の一例を示す回路図、（ｂ）は（ａ）の動作例を示すタイミングチャートである。 図１の入力回路ブロックの詳細な回路構成の一例を示す回路図である。 本発明の実施の形態７による低オフセット入力回路において、その構成の一例を示す回路図である。 本発明の実施の形態８による低オフセット入力回路において、それを含む信号伝送システム全体の構成例を示す回路図である。 本発明の実施の形態９による低オフセット入力回路において、その構成の一例を示す回路図である。 本発明の実施の形態１０による低オフセット入力回路において、その構成の一例を示す回路図である。 本発明の前提として検討した従来技術の送受信回路において、（ａ）はその概略構成図、（ｂ）は受信回路でデバイス特性ばらつきを有する場合を等価回路で表現した図である。 本発明の前提として検討した従来技術の入力回路において、低オフセット化を実現する構成の一例を示す回路図である。 図１９の低オフセット入力回路において、（ａ）は入力回路にオフセット電圧がない場合、（ｂ）は入力回路に正のオフセット電圧が発生した場合のオフセット電圧の調整方法を示す説明図である。

符号の説明

１０１ 伝送路
１０２ 入力回路ブロック
１０３ オフセット電圧補償回路ブロック
１０４ 入力回路
１０５ 加減算回路ブロック
１０６ 検出回路ブロック
１０７ 調整保持回路ブロック
１０８，１０９，１１０ スイッチ
２０１ 増幅回路
２０２ コンパレータ
３０１ 増幅回路
３０２，３０３ スイッチ
３０４ サンプリング容量
３０５ 加算器
４０１ ビット調整論理回路
４０２ レジスタ
５０１ デジタルアナログ変換器
５０２ 加算器
１２０１，１２０２ 微分回路
１２０３ カウンタ
１５０１ 出力ドライバ
１５０２ スイッチ
１６０１ スイッチ
１６０２ 外部調整端子
１７０１ 入力回路ブロック
１７０２ 入力回路
１７０３ 加減算回路ブロック
１７０４，１７０６ スイッチ
１７０５ 調整保持回路ブロック
１８０１ オフセット電圧
１９０１ クロックデータリカバリ
１９０２ オフセット電圧補正回路
Ｍ ＭＯＳトランジスタ
Ｒ 負荷抵抗
ＳＷ スイッチ

Claims (13)

1. 送信回路と、受信回路と、前記送信回路からの送信信号を前記受信回路に伝送する伝送路とからなる高速伝送システムの受信回路に搭載され、
   前記伝送路からの送信信号を受信し、前記送信信号を増幅して第１出力信号を生成する入力回路と、
   前記第１出力信号に対して第１オフセット電圧を加減算し、その結果となる第２出力信号を生成する加減算回路部と、
   前記入力回路の入力ノードに結合され、オン動作することで前記入力回路に前記入力回路のオフセット成分のみを増幅させるための第１スイッチと、
   一端に前記第２出力信号が結合される第２スイッチと、
   前記第２スイッチの他端に結合され、前記第１スイッチおよび前記第２スイッチをオン動作した際に、前記第２出力信号を用いて前記入力回路のオフセット電圧を検出および保持し、この保持したオフセット電圧を前記第１オフセット電圧として前記加減算回路部に帰還するオフセット電圧補償回路ブロックとを有し、
   前記加減算回路部は、所定の分解能でデジタル設定信号の値に応じた前記第１オフセット電圧を生成する調整電圧生成回路部を含み、
   前記オフセット電圧補償回路ブロックは、
   前記第２スイッチの他端に結合され、前記第２出力信号の出力レベルに対して２値判定を行う検出回路部と、
   前記検出回路部の２値判定結果を監視しながら前記デジタル設定信号の値を探索し、前記２値判定結果が遷移した際の前記デジタル設定信号の値を保持する調整保持回路部とを含む、低オフセット入力回路。
2. 請求項１記載の低オフセット入力回路において、
   前記高速伝送システムは、ギガ（ｂｐｓ）レベル以上の伝送システムである、低オフセット入力回路。
3. 請求項１記載の低オフセット入力回路において、
   前記検出回路部は、
   前記第２出力信号を増幅し、自身の低オフセット化のための手段を備えた増幅回路部と、
   前記増幅回路部の出力レベルに対して２値判定を行うコンパレータ回路とを有する、低オフセット入力回路。
4. 請求項３記載の低オフセット入力回路において、
   前記増幅回路部は、
   第１増幅回路と、
   オートゼロ動作時に、前記第１増幅回路のオフセット電圧を保持する容量と、
   通常動作時に、前記第１増幅回路への入力電圧から前記容量の電圧を減算することで前記第１増幅回路のオフセット電圧をキャンセルする加減算器とを含む、低オフセット入力回路。
5. 請求項４記載の低オフセット入力回路において、
   前記増幅回路部は、前記オートゼロ動作と前記通常動作を交互に繰り返し、
   前記低オフセット入力回路は、前記第１スイッチおよび前記第２スイッチがオン動作の状態で、前記増幅回路部が前記通常動作を行っている間に、前記調整保持回路部を用いて前記デジタル設定信号の値の探索および保持を行う、低オフセット入力回路。
6. 請求項３記載の低オフセット入力回路において、
   前記調整保持回路部は、
   前記検出回路部の２値判定結果の遷移を検出する遷移検出回路と、
   前記遷移検出回路によって前記検出回路部の２値判定結果の遷移が検出されるまで前記デジタル設定信号の値をカウントするカウンタ回路とを含む、低オフセット入力回路。
7. 請求項１記載の低オフセット入力回路において、
   前記入力回路、前記加減算回路部、前記第１スイッチ、前記第２スイッチ、前記調整電圧生成回路部、および前記調整保持回路部は、複数チャネルに対応してそれぞれ複数設けられ、
   前記検出回路部は、前記複数チャネルに対して共通に１個設けられ、
   前記低オフセット入力回路は、さらに、
   前記複数チャネルに伴う前記複数の第２スイッチの中からいずれか１個を選択して前記検出回路部に結合する第１選択部と、
   前記複数チャネルに伴う前記複数の調整保持回路部のいずれか１個を選択して前記検出回路部の２値判定結果を伝達する第２選択部とを有する、低オフセット入力回路。
8. 請求項１記載の低オフセット入力回路において、
   前記入力回路は、初段から最終段に向けて縦属接続された複数段の増幅回路によって構成され、この最終段の増幅回路から前記第１出力信号が生成されるように構成された、低オフセット入力回路。
9. 送信回路と、受信回路と、前記送信回路からの送信信号を前記受信回路に伝送する伝送路とからなる高速差動伝送システムの受信回路に搭載され、
   前記伝送路からの差動送信信号を受信し、前記差動送信信号を増幅して第１差動出力信号を生成する差動入力回路と、
   前記第１差動出力信号に対して第１オフセット電圧を加減算し、その結果となる第２差動出力信号を生成する加減算回路部と、
   オン動作の際に前記入力回路の差動入力ノード間を短絡する第１スイッチと、
   一端に前記第２差動出力信号が結合される第２スイッチ対と、
   前記第２スイッチ対の他端に結合され、前記第２差動出力信号の極性を判定する検出回路部と、
   所定の分解能でデジタル設定信号の値に応じた前記第１オフセット電圧を生成する調整電圧生成回路部と、
   前記検出回路部の極性判定結果を監視しながら前記デジタル設定信号の値を探索し、前記極性判定結果が反転した際の前記デジタル設定信号の値を保持する調整保持回路部とを備え、
   前記検出回路部は、
   前記第２差動出力信号を増幅し、自身の低オフセット化のための手段を備えた差動増幅回路部と、
   前記差動増幅回路部の極性を判定するコンパレータ回路とを有する、低オフセット入力回路。
10. 請求項９記載の低オフセット入力回路において、
    前記差動増幅回路部は、
    第１差動増幅回路と、
    前記第１差動増幅回路の差動入力ノードの一方に結合された第１加減算器と、
    前記第１差動増幅回路の差動入力ノードの他方に結合された第２加減算器と、
    前記第２差動出力信号を前記第１および前記第２加減算器に伝達するか、所定の固定電圧を前記第１および前記第２加減算器に伝達するかを選択する第３スイッチ対と、
    前記第１差動増幅回路の差動出力ノードに一端が結合された第４スイッチ対と、
    前記第４スイッチ対の他端に結合された容量対とを備え、
    前記第１および前記第２加減算器は、前記第３スイッチ対を介して伝達された信号から前記容量対に蓄えられた信号を減算した信号を前記差動入力ノードに伝達するように構成された、低オフセット入力回路。
11. 請求項９記載の低オフセット入力回路において、
    前記調整保持回路部は、
    前記検出回路部の極性判定結果の反転を検出する遷移検出回路と、
    前記遷移検出回路によって前記検出回路部の極性判定結果の反転が検出されるまで前記デジタル設定信号の値をカウントするカウンタ回路とを含む、低オフセット入力回路。
12. 請求項９記載の低オフセット入力回路において、
    前記差動入力回路は、
    前記伝送路からの差動送信信号を制御入力として受信するトランジスタ対と、
    前記トランジスタ対に流れる電流を電圧に変換して前記第１差動出力信号を生成する負荷回路対とを含み、
    前記加減算回路部および前記調整電圧生成回路部は、
    前記負荷回路対の一方に流れる電流を加算する複数の第１電流回路と、
    前記負荷回路対の他方に流れる電流を加算する複数の第２電流回路とを含み、
    前記デジタル設定信号の値に応じて、前記複数の第１電流回路と前記複数の第２電流回路のどちらか一方が活性化される共に、その活性化される電流回路の個数が決定されるように構成された、低オフセット入力回路。
13. 送信回路と、受信回路と、前記送信回路からの送信信号を前記受信回路に伝送する伝送路とを備え、
    前記受信回路は、
    前記伝送路からの送信信号を受信し、前記送信信号を増幅して第１出力信号を生成する入力回路と、
    前記第１出力信号に対して第１オフセット電圧を加減算し、その結果となる第２出力信号を生成する加減算回路部と、
    一端に前記第２出力信号が結合される第２スイッチと、
    前記第２スイッチの他端に結合され、前記第２出力信号の出力レベルに対して２値判定を行う検出回路部と、
    所定の分解能でデジタル設定信号の値に応じた前記第１オフセット電圧を生成する調整電圧生成回路部と、
    前記検出回路部の２値判定結果を監視しながら前記デジタル設定信号の値を探索し、前記２値判定結果が遷移した際の前記デジタル設定信号の値を保持する調整保持回路部とを含み、
    前記送信回路は、その入力ノードに結合され、オン動作することで前記送信回路に前記送信回路のオフセット成分のみを出力させるための第１スイッチを含む、信号伝送システム。

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