JP3496899B2 - ホール素子及びこれを用いた電力乗算回路 - Google Patents
ホール素子及びこれを用いた電力乗算回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ホール素子及びこれを
用いた電力乗算回路に関し、特にホール素子自体のオフ
セット除去に関するものである。
用いた電力乗算回路に関し、特にホール素子自体のオフ
セット除去に関するものである。
【０００２】
【従来の技術】まず、ホール素子におけるオフセット発
生のメカニズムを、図６に示すホール素子１の内部等価
回路を用いて説明する。ホール素子１におけるＴ1 ，Ｔ
2 は電流入力電極、Ｔ3 ，Ｔ4 はホール出力電圧を取り
出すための電圧出力電極である。内部等価回路を抵抗ブ
リッジ回路で表わし、電流入力電極Ｔ2 を接地して電流
入力電極Ｔ1 に電圧Ｅ0 を印加したときの各ノードの電
圧をそれぞれＥ1 ，Ｅ2，Ｅ3 ，Ｅ4 とし、ブリッジ抵
抗をそれぞれＲ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 とすると、ホール
出力電圧は次の（１）式で与えられる。
生のメカニズムを、図６に示すホール素子１の内部等価
回路を用いて説明する。ホール素子１におけるＴ1 ，Ｔ
2 は電流入力電極、Ｔ3 ，Ｔ4 はホール出力電圧を取り
出すための電圧出力電極である。内部等価回路を抵抗ブ
リッジ回路で表わし、電流入力電極Ｔ2 を接地して電流
入力電極Ｔ1 に電圧Ｅ0 を印加したときの各ノードの電
圧をそれぞれＥ1 ，Ｅ2，Ｅ3 ，Ｅ4 とし、ブリッジ抵
抗をそれぞれＲ1 ，Ｒ2 ，Ｒ3 ，Ｒ4 とすると、ホール
出力電圧は次の（１）式で与えられる。
【０００３】
【数１】
Ｅ3 −Ｅ4 ＝〔（Ｅ1 −Ｅ2 ）Ｒ2 ／（Ｒ1 ＋Ｒ2 ）〕
−〔（Ｅ1 −Ｅ2 ）・Ｒ4 ／（Ｒ3 ＋Ｒ4 ）〕
＝（Ｅ1 −Ｅ2 ）・（Ｒ2 ・Ｒ3 −Ｒ1 ・Ｒ4 ）
／（Ｒ1 ＋Ｒ2 ）・（Ｒ3 ＋Ｒ4 ） …（１）
いま、磁界Ｂ＝０の場合は、
Ｒ1 ／Ｒ2 ＝Ｒ3 ／Ｒ4 …（２）
の関係が成立するので、ホール出力電圧（Ｅ3 −Ｅ4 ）
＝０になる。ところが、例えば抵抗Ｒ1 がｒ1 だけ小さ
い方へ変動すると、
＝０になる。ところが、例えば抵抗Ｒ1 がｒ1 だけ小さ
い方へ変動すると、
【数２】
Ｅ3 −Ｅ4 ＝（Ｅ1 −Ｅ2 ）・〔（Ｒ2 ・Ｒ3 −（Ｒ1 −ｒ1 ）Ｒ4 〕
／（Ｒ1 −ｒ1 ＋Ｒ2 ）・（Ｒ3 ＋Ｒ4 ）
≠０ …（３）
となるので磁界がゼロでも残留電圧によるオフセット電
圧が生じる。
圧が生じる。
【０００４】次に、このようなホール素子を用いて電力
乗算回路の第１の従来例を図７を参照して説明する。Ｐ
1 ，Ｐ2 は被測定系の電圧を入力する電圧入力端子であ
り、通常１００Ｖ等の交流電圧が入力される。この入力
電圧は２つの抵抗ＲA ，ＲBからなる電圧変換回路３で
内部回路にマッチしたレベルの電圧に降圧される。電圧
変換回路３はトランス等で構成される場合もある。２は
電圧・電流変換回路であり、電圧変換回路３の出力を受
けて被測定系の電圧に正比例した電流をホール素子１の
電流入力電極Ｔ1 に印加するようになっている。一方、
被測定系の電流は、図８に示すように、電流コイルにお
ける電流入力端子１Ｓ，１Ｌに被測定系の電流を入力さ
せるとコア４によりその被測定系の電流に比例した磁界
が得られる電流・磁界変換手段で磁界に変換されてホー
ル素子１に印加される。可変抵抗器ＶＲ１は、前述のオ
フセット電圧を補償するためのもので、電圧出力電極Ｔ
3，Ｔ4 間に接続され、可動子が電流入力電極Ｔ2 に接
続されている。ＯＵＴ１，ＯＵＴ２は出力端子である。
乗算回路の第１の従来例を図７を参照して説明する。Ｐ
1 ，Ｐ2 は被測定系の電圧を入力する電圧入力端子であ
り、通常１００Ｖ等の交流電圧が入力される。この入力
電圧は２つの抵抗ＲA ，ＲBからなる電圧変換回路３で
内部回路にマッチしたレベルの電圧に降圧される。電圧
変換回路３はトランス等で構成される場合もある。２は
電圧・電流変換回路であり、電圧変換回路３の出力を受
けて被測定系の電圧に正比例した電流をホール素子１の
電流入力電極Ｔ1 に印加するようになっている。一方、
被測定系の電流は、図８に示すように、電流コイルにお
ける電流入力端子１Ｓ，１Ｌに被測定系の電流を入力さ
せるとコア４によりその被測定系の電流に比例した磁界
が得られる電流・磁界変換手段で磁界に変換されてホー
ル素子１に印加される。可変抵抗器ＶＲ１は、前述のオ
フセット電圧を補償するためのもので、電圧出力電極Ｔ
3，Ｔ4 間に接続され、可動子が電流入力電極Ｔ2 に接
続されている。ＯＵＴ１，ＯＵＴ２は出力端子である。
【０００５】図９は、磁界が存在する場合のホール出力
電圧とオフセット電圧の関係を示した図である。即ち、
図９は、図６のホール素子１において図示の磁界Ｂa が
加えられた場合に、抵抗Ｒ1 ，Ｒ4 の抵抗値が小さくな
り、抵抗Ｒ2 ，Ｒ3 の抵抗値が大きくなるものとすると
き、磁界の向きに関する「正」、「負」と、電流入力電
極Ｔ1 ，Ｔ2 間に流れる電流（被測定系の電圧に比例し
た電流）の位相「０度」、「１８０度」との４つの組み
合わせについて、電流入力電極Ｔ1 ，Ｔ2 に半波の交流
電流が流れたときの電圧出力電極Ｔ3 ，Ｔ4 間の電位
差、即ちホール出力電圧を示している。図９において、
上段が磁界強度、中段が被測定系の電圧、下段がホール
出力電圧の波形を表わし、オフセット電圧がない場合を
破線で示している。いま、抵抗Ｒ1 のオフセットが抵抗
値を減少させる方向に生じたとすると、同図下段の実線
で示すようにオフセット電圧分だけホール出力電圧が増
減する。そこで、このオフセット電圧によるホール出力
電圧の偏差を解消するために図７に示したように可変抵
抗器ＶＲ１が設けられ、磁界が加わっていない状態でホ
ール出力電圧がゼロになるように調整している。しかし
ながら、この電力乗算回路では電力量計として一般需要
家用に使用された場合、このような調整作業を継続的に
することは現実には不可能であることから、誤差の発生
はやむを得ないものという問題があった。また可変抵抗
器ＶＲ１のような機械的接触部分を持つ部品を必要とす
ることは信頼性の上から問題があるとともに、電力乗算
回路をＬＳＩ化することを困難にしていた。
電圧とオフセット電圧の関係を示した図である。即ち、
図９は、図６のホール素子１において図示の磁界Ｂa が
加えられた場合に、抵抗Ｒ1 ，Ｒ4 の抵抗値が小さくな
り、抵抗Ｒ2 ，Ｒ3 の抵抗値が大きくなるものとすると
き、磁界の向きに関する「正」、「負」と、電流入力電
極Ｔ1 ，Ｔ2 間に流れる電流（被測定系の電圧に比例し
た電流）の位相「０度」、「１８０度」との４つの組み
合わせについて、電流入力電極Ｔ1 ，Ｔ2 に半波の交流
電流が流れたときの電圧出力電極Ｔ3 ，Ｔ4 間の電位
差、即ちホール出力電圧を示している。図９において、
上段が磁界強度、中段が被測定系の電圧、下段がホール
出力電圧の波形を表わし、オフセット電圧がない場合を
破線で示している。いま、抵抗Ｒ1 のオフセットが抵抗
値を減少させる方向に生じたとすると、同図下段の実線
で示すようにオフセット電圧分だけホール出力電圧が増
減する。そこで、このオフセット電圧によるホール出力
電圧の偏差を解消するために図７に示したように可変抵
抗器ＶＲ１が設けられ、磁界が加わっていない状態でホ
ール出力電圧がゼロになるように調整している。しかし
ながら、この電力乗算回路では電力量計として一般需要
家用に使用された場合、このような調整作業を継続的に
することは現実には不可能であることから、誤差の発生
はやむを得ないものという問題があった。また可変抵抗
器ＶＲ１のような機械的接触部分を持つ部品を必要とす
ることは信頼性の上から問題があるとともに、電力乗算
回路をＬＳＩ化することを困難にしていた。
【０００６】図１０の（ａ），（ｂ）は、上記の機械的
接触部分を持つ可変抵抗器及びその調整作業を不要とし
たホール素子及び電力乗算回路を示している。ここで同
図（ａ）を用いて、前述のオフセット電圧の発生原理を
改めて説明する。ホール素子１における電流入力電極Ｔ
1 ，Ｔ2 間に電流Ｉa が流れ、磁界が加えられていない
ときは電流入力電極Ｔ1 ，Ｔ2 間をキャリアが直進する
が、磁界Ｂa が加えられるとローレンツ力により進路が
曲げられてキャリアは斜行するようになる。この結果、
両側面での電荷が不平衡になって生じたホール電界が線
積分された結果がホール電圧として電圧出力電極Ｔ3 ，
Ｔ4 間に発生する。このとき生じたホール電界が外部か
ら加えられている磁界Ｂa とは反対方向のローレンツ力
をキャリアに及ぼすので、キャリアは定常状態としては
直進するようになる。しかし、キャリアは全て同じ速度
で移動せずにある速度分布を持っているので、平均速度
以外のキャリアはローレンツ力が釣り合わず、電流通路
が曲げられて長くなるために電気抵抗が増加する。この
電気抵抗の変化は磁界強度や電流値に依存するほか、製
造過程に基づく残留歪み、温度変化、経年変化等によっ
て発生し、この電気抵抗の変動分が、次式に示すように
ホール出力電圧Ｖa 中にオフセット電圧Ｖoff として現
れる。
接触部分を持つ可変抵抗器及びその調整作業を不要とし
たホール素子及び電力乗算回路を示している。ここで同
図（ａ）を用いて、前述のオフセット電圧の発生原理を
改めて説明する。ホール素子１における電流入力電極Ｔ
1 ，Ｔ2 間に電流Ｉa が流れ、磁界が加えられていない
ときは電流入力電極Ｔ1 ，Ｔ2 間をキャリアが直進する
が、磁界Ｂa が加えられるとローレンツ力により進路が
曲げられてキャリアは斜行するようになる。この結果、
両側面での電荷が不平衡になって生じたホール電界が線
積分された結果がホール電圧として電圧出力電極Ｔ3 ，
Ｔ4 間に発生する。このとき生じたホール電界が外部か
ら加えられている磁界Ｂa とは反対方向のローレンツ力
をキャリアに及ぼすので、キャリアは定常状態としては
直進するようになる。しかし、キャリアは全て同じ速度
で移動せずにある速度分布を持っているので、平均速度
以外のキャリアはローレンツ力が釣り合わず、電流通路
が曲げられて長くなるために電気抵抗が増加する。この
電気抵抗の変化は磁界強度や電流値に依存するほか、製
造過程に基づく残留歪み、温度変化、経年変化等によっ
て発生し、この電気抵抗の変動分が、次式に示すように
ホール出力電圧Ｖa 中にオフセット電圧Ｖoff として現
れる。
【０００７】
Ｖa ＝Ｋ・Ｉa ・Ｂa ＋Ｖoff …（４）
ここでＫはホール素子により決まる係数である。この第
２の従来例では、１対の電流入力電極Ｔ1 ，Ｔ2 間にお
けるホール素子１の活性層上に接合ゲートからなるゲー
ト電極Ｇ1 を設け、そのゲート電極Ｇ1 に外部から所定
の電圧を印加することによりキャリアの通路を修正して
オフセット電圧Ｖoff を消去するようにしている。図１
０（ｂ）において、５は被測定系の電圧を電流入力電極
Ｔ1 へ印加するために電圧変換とインピーダンス変換を
する入力回路、６は電圧出力電極Ｔ3 ，Ｔ4 から出力さ
れるホール電圧の同相分を除去して差分出力を得る減算
回路、７はオフセット補償回路であって、被測定系の電
圧極性を検出して減算回路６から得られるホール電圧出
力を、その極性が常に被測定系電圧の極性と一致するよ
うに切換えて積分することによりオフセット電圧を取り
出し、そのオフセット電圧Ｖoff が消去されるようにゲ
ート電極Ｇ1 に電圧を印加する。
２の従来例では、１対の電流入力電極Ｔ1 ，Ｔ2 間にお
けるホール素子１の活性層上に接合ゲートからなるゲー
ト電極Ｇ1 を設け、そのゲート電極Ｇ1 に外部から所定
の電圧を印加することによりキャリアの通路を修正して
オフセット電圧Ｖoff を消去するようにしている。図１
０（ｂ）において、５は被測定系の電圧を電流入力電極
Ｔ1 へ印加するために電圧変換とインピーダンス変換を
する入力回路、６は電圧出力電極Ｔ3 ，Ｔ4 から出力さ
れるホール電圧の同相分を除去して差分出力を得る減算
回路、７はオフセット補償回路であって、被測定系の電
圧極性を検出して減算回路６から得られるホール電圧出
力を、その極性が常に被測定系電圧の極性と一致するよ
うに切換えて積分することによりオフセット電圧を取り
出し、そのオフセット電圧Ｖoff が消去されるようにゲ
ート電極Ｇ1 に電圧を印加する。
【０００８】ところで、ホール素子１の活性層がＮ型、
ゲート電極Ｇ1 がＰ型の半導体で形成されているとす
る。その場合、ゲート電極Ｇ1 に正電圧が印加される
と、ゲート電極Ｇ1 と電流入力電極Ｔ2 間に順電流が流
れ、ゲート電極Ｇ1 はオフセット除去用ゲートとして動
作しなくなってしまう。したがってゲート電極Ｇ1 には
負の電圧を印加することが必要である。即ち、いまオフ
セット検出器７からの電圧が０Ｖから負方向に下がって
いくとすると、活性層のインピーダンスは上がる方向に
変化し、前記（４）式中のオフセット電圧Ｖoff は正方
向に変化する。この結果、ホール素子１自体が持つオフ
セット電圧Ｖoff が負の値のときはオフセットは除去で
きるが、オフセット電圧Ｖoff が正の値の場合はオフセ
ット除去はできない。
ゲート電極Ｇ1 がＰ型の半導体で形成されているとす
る。その場合、ゲート電極Ｇ1 に正電圧が印加される
と、ゲート電極Ｇ1 と電流入力電極Ｔ2 間に順電流が流
れ、ゲート電極Ｇ1 はオフセット除去用ゲートとして動
作しなくなってしまう。したがってゲート電極Ｇ1 には
負の電圧を印加することが必要である。即ち、いまオフ
セット検出器７からの電圧が０Ｖから負方向に下がって
いくとすると、活性層のインピーダンスは上がる方向に
変化し、前記（４）式中のオフセット電圧Ｖoff は正方
向に変化する。この結果、ホール素子１自体が持つオフ
セット電圧Ｖoff が負の値のときはオフセットは除去で
きるが、オフセット電圧Ｖoff が正の値の場合はオフセ
ット除去はできない。
【０００９】
【発明が解決しようとする課題】第１の従来例では、オ
フセット電圧によるホール出力電圧の偏差を解消するた
めに可変抵抗器を設け、磁界が加わっていない状態でホ
ール出力電圧がゼロになるように、この可変抵抗器を調
整している。しかしながら、電力乗算回路を電力量計と
して一般需要家用に使用する場合、このような調整作業
を継続的にすることは現実には不可能であることから、
誤差の発生はやむを得ないものという問題があった。ま
た可変抵抗器のような機械的接触部分を持つ部品を必要
とすることは信頼性の上から問題があるとともに、電力
乗算回路をＬＳＩ化することを困難にしていた。
フセット電圧によるホール出力電圧の偏差を解消するた
めに可変抵抗器を設け、磁界が加わっていない状態でホ
ール出力電圧がゼロになるように、この可変抵抗器を調
整している。しかしながら、電力乗算回路を電力量計と
して一般需要家用に使用する場合、このような調整作業
を継続的にすることは現実には不可能であることから、
誤差の発生はやむを得ないものという問題があった。ま
た可変抵抗器のような機械的接触部分を持つ部品を必要
とすることは信頼性の上から問題があるとともに、電力
乗算回路をＬＳＩ化することを困難にしていた。
【００１０】第２の従来例では、ホール素子の活性層が
ｎ型で、ゲート電極がｐ型の半導体で形成されている場
合、ホール素子自体が持つ初期オフセット電圧が負の値
のときは、ゲート電極に負の電圧を印加することによ
り、オフセットを除去できるが、オフセット電圧が正の
値の場合はオフセットを除去することができないという
問題があった。
ｎ型で、ゲート電極がｐ型の半導体で形成されている場
合、ホール素子自体が持つ初期オフセット電圧が負の値
のときは、ゲート電極に負の電圧を印加することによ
り、オフセットを除去できるが、オフセット電圧が正の
値の場合はオフセットを除去することができないという
問題があった。
【００１１】本発明は、上記に鑑みてなされたもので、
ホール素子自体が持つ初期オフセット電圧の極性の如何
に拘らずオフセットを除去することができるとともに温
度変化、経年変化等によりオフセット電圧の値が変化し
ても自動的にオフセット補償をすることができ、またＬ
ＳＩ化に適したホール素子及びこれを用いた電力乗算回
路を提供することを目的とする。
ホール素子自体が持つ初期オフセット電圧の極性の如何
に拘らずオフセットを除去することができるとともに温
度変化、経年変化等によりオフセット電圧の値が変化し
ても自動的にオフセット補償をすることができ、またＬ
ＳＩ化に適したホール素子及びこれを用いた電力乗算回
路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載のホール素子は、１対の電流入力電極
と、印加される磁界の大きさに比例してホール電圧を出
力する１対の電圧出力電極とを有し、前記１対の電流入
力電極間の活性層上に接合ゲートを有する複数のゲート
電極を所要の配置態様で形成し、該接合ゲートを有する
複数のゲート電極の何れかには、前記磁界が印加されて
いないときに前記１対の電圧出力電極間に生ずる初期オ
フセット電圧をゼロにするためのオフセット消去用電圧
として、前記初期オフセット電圧が正のときは正の所要
値の電圧を印加し前記初期オフセット電圧が負のときは
負の所要値の電圧を印加し、前記接合ゲートを有する複
数のゲート電極の他の何れかには、前記オフセット消去
用電圧の印加により前記何れかのゲート電極と前記１対
の電流入力電極の一方の電流入力電極間に順電流が流れ
るように前記何れかのゲート電極・前記活性層間がバイ
アスされた順バイアス状態になるのを抑えるバイアス電
圧を印加するように構成してなることを要旨とする。
に、請求項１記載のホール素子は、１対の電流入力電極
と、印加される磁界の大きさに比例してホール電圧を出
力する１対の電圧出力電極とを有し、前記１対の電流入
力電極間の活性層上に接合ゲートを有する複数のゲート
電極を所要の配置態様で形成し、該接合ゲートを有する
複数のゲート電極の何れかには、前記磁界が印加されて
いないときに前記１対の電圧出力電極間に生ずる初期オ
フセット電圧をゼロにするためのオフセット消去用電圧
として、前記初期オフセット電圧が正のときは正の所要
値の電圧を印加し前記初期オフセット電圧が負のときは
負の所要値の電圧を印加し、前記接合ゲートを有する複
数のゲート電極の他の何れかには、前記オフセット消去
用電圧の印加により前記何れかのゲート電極と前記１対
の電流入力電極の一方の電流入力電極間に順電流が流れ
るように前記何れかのゲート電極・前記活性層間がバイ
アスされた順バイアス状態になるのを抑えるバイアス電
圧を印加するように構成してなることを要旨とする。
【００１３】請求項２記載のホール素子は、上記請求項
１記載のホール素子において、前記１対の電流入力電極
間を結ぶ線に対し対称となる位置に第１のゲート電極と
第２のゲート電極を形成し、前記第１のゲート電極に前
記オフセット消去用電圧を印加し、前記第２のゲート電
極に前記バイアス電圧を印加するように構成してなるこ
とを要旨とする。
１記載のホール素子において、前記１対の電流入力電極
間を結ぶ線に対し対称となる位置に第１のゲート電極と
第２のゲート電極を形成し、前記第１のゲート電極に前
記オフセット消去用電圧を印加し、前記第２のゲート電
極に前記バイアス電圧を印加するように構成してなるこ
とを要旨とする。
【００１４】請求項３記載のホール素子は、上記請求項
１又は２記載のホール素子において、前記活性層はＮ型
半導体、前記各ゲート電極はＰ型半導体により当該各ゲ
ート電極は接合ゲートで構成し、前記バイアス電圧は負
電圧としてなることを要旨とする。
１又は２記載のホール素子において、前記活性層はＮ型
半導体、前記各ゲート電極はＰ型半導体により当該各ゲ
ート電極は接合ゲートで構成し、前記バイアス電圧は負
電圧としてなることを要旨とする。
【００１５】請求項４記載のホール素子は、上記請求項
１又は２記載のホール素子において、前記活性層はＰ型
半導体、前記各ゲート電極はＮ型半導体により当該各ゲ
ート電極は接合ゲートで構成し、前記バイアス電圧は正
電圧としてなることを要旨とする。
１又は２記載のホール素子において、前記活性層はＰ型
半導体、前記各ゲート電極はＮ型半導体により当該各ゲ
ート電極は接合ゲートで構成し、前記バイアス電圧は正
電圧としてなることを要旨とする。
【００１６】請求項５記載の電力乗算回路は、上記請求
項１ないし４の何れかに記載のホール素子の前記１対の
電流入力電極の他方の電流入力電極に被測定系の電圧に
正比例した電流を印加し、前記被測定系の電流に比例し
た前記磁界を前記ホール素子に印加し、前記１対の電圧
出力電極間から前記被測定系の電流と電圧との乗算結果
に正比例した差分電圧を差分電圧検出手段で検出し、検
出された差分電圧に正比例した前記被測定系の電力値を
算出する電力乗算回路であって、前記被測定系の電圧が
正の場合は前記差分電圧検出手段からの差分電圧を負に
切換えて入力し前記被測定系の電圧が負の場合は前記差
分電圧検出手段からの差分電圧を正に切換えて入力し、
該差分電圧を積分することにより当該差分電圧中のオフ
セット電圧を検出し、該オフセット電圧を前記正又は負
の所要値のオフセット消去用電圧として出力するオフセ
ット補償手段を有することを要旨とする。
項１ないし４の何れかに記載のホール素子の前記１対の
電流入力電極の他方の電流入力電極に被測定系の電圧に
正比例した電流を印加し、前記被測定系の電流に比例し
た前記磁界を前記ホール素子に印加し、前記１対の電圧
出力電極間から前記被測定系の電流と電圧との乗算結果
に正比例した差分電圧を差分電圧検出手段で検出し、検
出された差分電圧に正比例した前記被測定系の電力値を
算出する電力乗算回路であって、前記被測定系の電圧が
正の場合は前記差分電圧検出手段からの差分電圧を負に
切換えて入力し前記被測定系の電圧が負の場合は前記差
分電圧検出手段からの差分電圧を正に切換えて入力し、
該差分電圧を積分することにより当該差分電圧中のオフ
セット電圧を検出し、該オフセット電圧を前記正又は負
の所要値のオフセット消去用電圧として出力するオフセ
ット補償手段を有することを要旨とする。
【００１７】
【作用】請求項１記載のホール素子において、例えば、
活性層がＮ型半導体、各ゲート電極がＰ型半導体により
各ゲート電極が接合ゲートで構成されている場合、何れ
かのゲート電極にはオフセット消去用電圧として、初期
オフセット電圧が正のときは、正の所要値の電圧が印加
され、初期オフセット電圧が負のときは、負の所要値の
電圧が印加される。このとき他の何れかのゲート電極に
は予め十分な値の負のバイアス電圧が与えられて活性層
は十分な正の電位に保持される。この結果、上記のよう
に何れかのゲート電極に正の電圧が印加されても、その
何れかのゲート電極・活性層間が順バイアス状態になる
のが抑えられ、初期オフセット電圧の極性が正、負何れ
の場合にもオフセットを除去することが可能となる。
活性層がＮ型半導体、各ゲート電極がＰ型半導体により
各ゲート電極が接合ゲートで構成されている場合、何れ
かのゲート電極にはオフセット消去用電圧として、初期
オフセット電圧が正のときは、正の所要値の電圧が印加
され、初期オフセット電圧が負のときは、負の所要値の
電圧が印加される。このとき他の何れかのゲート電極に
は予め十分な値の負のバイアス電圧が与えられて活性層
は十分な正の電位に保持される。この結果、上記のよう
に何れかのゲート電極に正の電圧が印加されても、その
何れかのゲート電極・活性層間が順バイアス状態になる
のが抑えられ、初期オフセット電圧の極性が正、負何れ
の場合にもオフセットを除去することが可能となる。
【００１８】請求項２記載のホール素子において、活性
層上には、１対の電流入力電極間を結ぶ線に対し対称と
なる位置に第１のゲート電極と第２のゲート電極を形成
し、第１のゲート電極にはオフセット消去用電圧を印加
し、第２のゲート電極にはバイアス電圧を印加すること
で上記と同様の初期オフセット電圧の極性が正、負何れ
の場合にもオフセット除去が可能となる。
層上には、１対の電流入力電極間を結ぶ線に対し対称と
なる位置に第１のゲート電極と第２のゲート電極を形成
し、第１のゲート電極にはオフセット消去用電圧を印加
し、第２のゲート電極にはバイアス電圧を印加すること
で上記と同様の初期オフセット電圧の極性が正、負何れ
の場合にもオフセット除去が可能となる。
【００１９】請求項３記載のホール素子において、活性
層はＮ型半導体、各ゲート電極はＰ型半導体による接合
ゲートで各ゲート電極を構成した場合、バイアス電圧は
負電圧とすることで、オフセット消去用電圧としてゲー
ト電極に正、負何れの電圧が印加されても、そのゲート
電極・活性層間が順バイアス状態になるのが抑えられ
る。
層はＮ型半導体、各ゲート電極はＰ型半導体による接合
ゲートで各ゲート電極を構成した場合、バイアス電圧は
負電圧とすることで、オフセット消去用電圧としてゲー
ト電極に正、負何れの電圧が印加されても、そのゲート
電極・活性層間が順バイアス状態になるのが抑えられ
る。
【００２０】請求項４記載のホール素子において、活性
層はＰ型半導体、各ゲート電極はＮ型半導体による接合
ゲートで各ゲート電極を構成した場合、バイアス電圧は
正電圧とすることで、オフセット消去用電圧としてゲー
ト電極に正、負何れの電圧が印加されても、そのゲート
電極・活性層間が順バイアス状態になるのが抑えられ
る。
層はＰ型半導体、各ゲート電極はＮ型半導体による接合
ゲートで各ゲート電極を構成した場合、バイアス電圧は
正電圧とすることで、オフセット消去用電圧としてゲー
ト電極に正、負何れの電圧が印加されても、そのゲート
電極・活性層間が順バイアス状態になるのが抑えられ
る。
【００２１】請求項５記載の電力乗算回路において、ホ
ール素子におけるホール電圧出力用の１対の電圧出力電
極間から被測定系の電流と電圧との乗算結果に正比例し
た差分電圧を検出する差分電圧検出手段と、被測定系の
電圧が正の場合は差分電圧検出手段からの差分電圧を負
に切換えて入力し被測定系の電圧が負の場合は差分電圧
検出手段からの差分電圧を正に切換えて入力し、その差
分電圧を積分することにより当該差分電圧中のオフセッ
ト電圧を検出し、このオフセット電圧を正又は負の所要
値のオフセット消去用電圧として出力するオフセット補
償手段とを具備させることにより、温度変化、経年変化
等によりオフセット電圧の値が変化しても自動的にオフ
セット補償をすることが可能となる。
ール素子におけるホール電圧出力用の１対の電圧出力電
極間から被測定系の電流と電圧との乗算結果に正比例し
た差分電圧を検出する差分電圧検出手段と、被測定系の
電圧が正の場合は差分電圧検出手段からの差分電圧を負
に切換えて入力し被測定系の電圧が負の場合は差分電圧
検出手段からの差分電圧を正に切換えて入力し、その差
分電圧を積分することにより当該差分電圧中のオフセッ
ト電圧を検出し、このオフセット電圧を正又は負の所要
値のオフセット消去用電圧として出力するオフセット補
償手段とを具備させることにより、温度変化、経年変化
等によりオフセット電圧の値が変化しても自動的にオフ
セット補償をすることが可能となる。
【００２２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１は、本発明に係るホール素子の第１実施例を
示す図である。なお図１及び後述の各実施例を示す図に
おいて前記図７、図１０における機器及び素子等と同一
ないし均等のものは、前記と同一符号を以って示し、重
複した説明を省略する。まずホール素子の構成を説明す
ると、本実施例のホール素子１０は、１対の電流入力電
極Ｔ1 ，Ｔ2 を結ぶ線に対し対称となる位置に、第１の
ゲート電極Ｇ1 に加えて第２のゲート電極Ｇ2 が形成さ
れている。ホール素子１０の活性層がＮ型の場合、両ゲ
ート電極Ｇ1，Ｇ2 はＰ型の半導体で形成され、両ゲー
ト電極Ｇ1 ，Ｇ2 は接合ゲートにより構成されている。
ホール素子１０の初期オフセット電圧が正のときは第１
のゲート電極Ｇ1 にはオフセット検出器７から正の所要
値の電圧が与えられ、初期オフセット電圧が負のときは
第１のゲート電極Ｇ1 にはオフセット検出器７から負の
所要値の電圧が与えられる。このとき第１のゲート電極
Ｇ1 に正の電圧が与えられてもその接合ゲートが順バイ
アス状態になるのを抑えるため、第２のゲート電極Ｇ2
にはバイアス電圧源８から予め十分な値の負のバイアス
電圧が与えられ、ホール素子１０の活性層は十分な正の
電位に保持されている。したがってホール素子１０自体
が持つ初期オフセット電圧の極性が正、負何れの場合に
も、そのオフセット電圧を除去することが可能となる。
ホール素子１０の活性層がＰ型で、第１、第２のゲート
電極Ｇ1 ，Ｇ2 がＮ型の場合は、上記とは逆に、第２の
ゲート電極Ｇ2 には予め十分な正のバイアス電圧を与え
ることにより、初期オフセット電圧の極性が正、負何れ
の場合にも、オフセット除去が可能となる。特に、多数
の製品を製造した場合、各ホール素子自体の初期オフセ
ット電圧はバラつく傾向があり、正のオフセット電圧を
示すものもあれば、負のオフセット電圧を示すものも出
てくる。本実施例では、このような初期オフセット電圧
の極性が正、負何れの場合でも、オフセットの除去が可
能である。
する。図１は、本発明に係るホール素子の第１実施例を
示す図である。なお図１及び後述の各実施例を示す図に
おいて前記図７、図１０における機器及び素子等と同一
ないし均等のものは、前記と同一符号を以って示し、重
複した説明を省略する。まずホール素子の構成を説明す
ると、本実施例のホール素子１０は、１対の電流入力電
極Ｔ1 ，Ｔ2 を結ぶ線に対し対称となる位置に、第１の
ゲート電極Ｇ1 に加えて第２のゲート電極Ｇ2 が形成さ
れている。ホール素子１０の活性層がＮ型の場合、両ゲ
ート電極Ｇ1，Ｇ2 はＰ型の半導体で形成され、両ゲー
ト電極Ｇ1 ，Ｇ2 は接合ゲートにより構成されている。
ホール素子１０の初期オフセット電圧が正のときは第１
のゲート電極Ｇ1 にはオフセット検出器７から正の所要
値の電圧が与えられ、初期オフセット電圧が負のときは
第１のゲート電極Ｇ1 にはオフセット検出器７から負の
所要値の電圧が与えられる。このとき第１のゲート電極
Ｇ1 に正の電圧が与えられてもその接合ゲートが順バイ
アス状態になるのを抑えるため、第２のゲート電極Ｇ2
にはバイアス電圧源８から予め十分な値の負のバイアス
電圧が与えられ、ホール素子１０の活性層は十分な正の
電位に保持されている。したがってホール素子１０自体
が持つ初期オフセット電圧の極性が正、負何れの場合に
も、そのオフセット電圧を除去することが可能となる。
ホール素子１０の活性層がＰ型で、第１、第２のゲート
電極Ｇ1 ，Ｇ2 がＮ型の場合は、上記とは逆に、第２の
ゲート電極Ｇ2 には予め十分な正のバイアス電圧を与え
ることにより、初期オフセット電圧の極性が正、負何れ
の場合にも、オフセット除去が可能となる。特に、多数
の製品を製造した場合、各ホール素子自体の初期オフセ
ット電圧はバラつく傾向があり、正のオフセット電圧を
示すものもあれば、負のオフセット電圧を示すものも出
てくる。本実施例では、このような初期オフセット電圧
の極性が正、負何れの場合でも、オフセットの除去が可
能である。
【００２３】図２には、ホール素子の第２実施例を示
す。本実施例では、第１、第２のゲート電極Ｇ1 ，Ｇ2
に加えて、１対の電流入力電極Ｔ1 ，Ｔ2 を結ぶ線に対
し対称となる位置に第３のゲート電極Ｇ3 と第４のゲー
ト電極Ｇ4 が形成されている。そして第１のゲート電極
Ｇ1 にオフセット検出器７から初期オフセット電圧消去
用の電圧が与えられ、第２、第３、第４のゲート電極Ｇ
2 ，Ｇ3 ，Ｇ4 に共通に、バイアス電圧源８から、第１
のゲート電極Ｇ1 ・活性層間が順バイアスになるのを抑
えるためのバイアス電圧が与えられている。本実施例に
おいても、上記第１実施例と同様に、初期オフセット電
圧の極性が正、負何れの場合にも、オフセット除去が可
能となる。
す。本実施例では、第１、第２のゲート電極Ｇ1 ，Ｇ2
に加えて、１対の電流入力電極Ｔ1 ，Ｔ2 を結ぶ線に対
し対称となる位置に第３のゲート電極Ｇ3 と第４のゲー
ト電極Ｇ4 が形成されている。そして第１のゲート電極
Ｇ1 にオフセット検出器７から初期オフセット電圧消去
用の電圧が与えられ、第２、第３、第４のゲート電極Ｇ
2 ，Ｇ3 ，Ｇ4 に共通に、バイアス電圧源８から、第１
のゲート電極Ｇ1 ・活性層間が順バイアスになるのを抑
えるためのバイアス電圧が与えられている。本実施例に
おいても、上記第１実施例と同様に、初期オフセット電
圧の極性が正、負何れの場合にも、オフセット除去が可
能となる。
【００２４】図３には、本発明に係る電力乗算回路の第
１実施例を示す。本実施例では、前記図１のホール素子
１０が用いられている。図３において、１１は電圧出力
電極Ｔ3 ，Ｔ4 間に発生するホール電圧の差分を出力す
る差分電圧検出手段としての減算回路であり、その出力
は被測定系の電圧、電流の乗算結果に正比例した電圧と
なり、出力端子ＯＵＴ１，ＯＵＴ２に出力する。減算回
路１１は通常、オペアンプＯＰ１、抵抗器Ｒd ，Ｒe ，
Ｒf ，Ｒg 等で構成されている。１２は符号反転増幅器
であり、−１倍のゲインを持っており、減算回路１１の
出力電圧の正、負を反転する。１３は電圧入力端子
Ｐ1 ，Ｐ2 に入力する被測定系の電圧極性を判定する電
圧極性検出器であり、インバータ１４とともに被測定系
の電圧極性が正の場合はスイッチＳＷ１をオン、ＳＷ２
をオフし、負の場合にはスイッチＳＷ１をオフ、ＳＷ２
をオンする。スイッチＳＷ１の１次側は符号反転増幅器
１２の出力に接続され、スイッチＳＷ２の１次側は減算
回路１１の出力に接続されている。１５は積分器であ
り、電圧極性検出器１３の出力タイミングでスイッチＳ
Ｗ１，ＳＷ２の２次側から出力される電圧を積分（誤差
増幅）する。積分器１５は通常、オペアンプＯＰ２、抵
抗器Ｒh 、コンデンサＣa 等で構成されている。１６は
符号反転増幅器であり、−１倍のゲインを持っており、
積分器１５の出力電圧の正、負を反転し、ホール素子１
０の第１のゲート電極Ｇ1 にオフセット電圧消去用の電
圧を供給する。上記の符号反転増幅器１２，１６、電圧
極性検出器１３、インバータ１４、積分器１５及びスイ
ッチＳＷ１，ＳＷ２によりオフセット補償手段が構成さ
れている。
１実施例を示す。本実施例では、前記図１のホール素子
１０が用いられている。図３において、１１は電圧出力
電極Ｔ3 ，Ｔ4 間に発生するホール電圧の差分を出力す
る差分電圧検出手段としての減算回路であり、その出力
は被測定系の電圧、電流の乗算結果に正比例した電圧と
なり、出力端子ＯＵＴ１，ＯＵＴ２に出力する。減算回
路１１は通常、オペアンプＯＰ１、抵抗器Ｒd ，Ｒe ，
Ｒf ，Ｒg 等で構成されている。１２は符号反転増幅器
であり、−１倍のゲインを持っており、減算回路１１の
出力電圧の正、負を反転する。１３は電圧入力端子
Ｐ1 ，Ｐ2 に入力する被測定系の電圧極性を判定する電
圧極性検出器であり、インバータ１４とともに被測定系
の電圧極性が正の場合はスイッチＳＷ１をオン、ＳＷ２
をオフし、負の場合にはスイッチＳＷ１をオフ、ＳＷ２
をオンする。スイッチＳＷ１の１次側は符号反転増幅器
１２の出力に接続され、スイッチＳＷ２の１次側は減算
回路１１の出力に接続されている。１５は積分器であ
り、電圧極性検出器１３の出力タイミングでスイッチＳ
Ｗ１，ＳＷ２の２次側から出力される電圧を積分（誤差
増幅）する。積分器１５は通常、オペアンプＯＰ２、抵
抗器Ｒh 、コンデンサＣa 等で構成されている。１６は
符号反転増幅器であり、−１倍のゲインを持っており、
積分器１５の出力電圧の正、負を反転し、ホール素子１
０の第１のゲート電極Ｇ1 にオフセット電圧消去用の電
圧を供給する。上記の符号反転増幅器１２，１６、電圧
極性検出器１３、インバータ１４、積分器１５及びスイ
ッチＳＷ１，ＳＷ２によりオフセット補償手段が構成さ
れている。
【００２５】次に、上述のように構成された電力乗算回
路の作用を図４を用いて説明する。同図は、正弦波入力
時の各部の代表的な波形を示している。波形（ａ）はホ
ール素子１０に印加される磁界強度を示しており、図８
に示した電流入力端子１Ｓ，１Ｌ間に流れる被測定系の
電流に正比例する。波形（ｂ）はホール素子１０の電流
入力電極Ｔ1 に加えられる電圧・電流変換回路２からの
電流波形であり、電圧入力端子Ｐ1 ，Ｐ2 間に入力され
る被測定系の電圧に正比例する。波形（ｃ）は減算回路
１１の出力波形であり、ホール素子１０の電圧出力電極
Ｔ3 ，Ｔ4 間の電位差、つまり被測定系の電流（波形
（ａ））と電圧（波形（ｂ））の乗算結果に正比例した
電圧を波形を示している。オフセットがないときの波形
を破線で、オフセットがあるとき（極性は正）の波形を
実線で示してある。波形（ｄ）は符号反転増幅器１２の
出力波形であって波形（ｃ）の正、負を入れ替えた波形
となっている。波形（ｅ）はスイッチＳＷ１，ＳＷ２を
通過した後の積分器１５の入力電圧波形を示している。
電圧入力端子Ｐ1 ，Ｐ2 間に入力される被測定系の電圧
が正の場合（図中（イ）の区間）は、（ｄ）の波形が積
分器１５に入力され、被測定系の電圧が負の場合（図中
（ロ）の区間）は、（ｃ）の波形が積分器１５に入力さ
れる。波形（ｅ）において（イ）、（ロ）の一周期分を
積分すると、破線で示すオフセットがない場合は積分結
果はゼロとなるが、実線で示すオフセットがある場合は
そのオフセット分が積分されていく。積分器１５の積分
の様子を波形（ｆ）に示す。さらにこの波形（ｆ）が反
転増幅器１６で反転増幅され、ホール素子１０の第１の
ゲート電極Ｇ1 に与えられる電圧波形を（ｇ）に示す。
この第１のゲート電極Ｇ1 への所要値の電圧印加により
オフセットが除去された出力電圧波形を図中（ハ）の区
間に示す。このように本実施例によれば、ホール素子１
０の第１のゲート電極が前記したオフセット分ｒ1 を補
償するように動作するので被測定系の電力に正比例した
誤差の少ない出力電圧を得ることができる。
路の作用を図４を用いて説明する。同図は、正弦波入力
時の各部の代表的な波形を示している。波形（ａ）はホ
ール素子１０に印加される磁界強度を示しており、図８
に示した電流入力端子１Ｓ，１Ｌ間に流れる被測定系の
電流に正比例する。波形（ｂ）はホール素子１０の電流
入力電極Ｔ1 に加えられる電圧・電流変換回路２からの
電流波形であり、電圧入力端子Ｐ1 ，Ｐ2 間に入力され
る被測定系の電圧に正比例する。波形（ｃ）は減算回路
１１の出力波形であり、ホール素子１０の電圧出力電極
Ｔ3 ，Ｔ4 間の電位差、つまり被測定系の電流（波形
（ａ））と電圧（波形（ｂ））の乗算結果に正比例した
電圧を波形を示している。オフセットがないときの波形
を破線で、オフセットがあるとき（極性は正）の波形を
実線で示してある。波形（ｄ）は符号反転増幅器１２の
出力波形であって波形（ｃ）の正、負を入れ替えた波形
となっている。波形（ｅ）はスイッチＳＷ１，ＳＷ２を
通過した後の積分器１５の入力電圧波形を示している。
電圧入力端子Ｐ1 ，Ｐ2 間に入力される被測定系の電圧
が正の場合（図中（イ）の区間）は、（ｄ）の波形が積
分器１５に入力され、被測定系の電圧が負の場合（図中
（ロ）の区間）は、（ｃ）の波形が積分器１５に入力さ
れる。波形（ｅ）において（イ）、（ロ）の一周期分を
積分すると、破線で示すオフセットがない場合は積分結
果はゼロとなるが、実線で示すオフセットがある場合は
そのオフセット分が積分されていく。積分器１５の積分
の様子を波形（ｆ）に示す。さらにこの波形（ｆ）が反
転増幅器１６で反転増幅され、ホール素子１０の第１の
ゲート電極Ｇ1 に与えられる電圧波形を（ｇ）に示す。
この第１のゲート電極Ｇ1 への所要値の電圧印加により
オフセットが除去された出力電圧波形を図中（ハ）の区
間に示す。このように本実施例によれば、ホール素子１
０の第１のゲート電極が前記したオフセット分ｒ1 を補
償するように動作するので被測定系の電力に正比例した
誤差の少ない出力電圧を得ることができる。
【００２６】図５には、電力乗算回路の第２の実施例を
示す。本実施例では、第１実施例における減算回路に代
えて、オペアンプ１７によりホール素子１０の電圧出力
電極Ｔ4 を接地電位に保持し、他の電圧出力電極Ｔ3 に
生じるホール出力電圧を符号非反転増幅器１８と符号反
転増幅器１９でピックアップしてスイッチＳＷ１，ＳＷ
２を介して積分器１５に入力させている。この構成によ
っても上記第１実施例と同様に作用して被測定系の電力
に正比例した誤差の少ない出力電圧を得ることができ
る。
示す。本実施例では、第１実施例における減算回路に代
えて、オペアンプ１７によりホール素子１０の電圧出力
電極Ｔ4 を接地電位に保持し、他の電圧出力電極Ｔ3 に
生じるホール出力電圧を符号非反転増幅器１８と符号反
転増幅器１９でピックアップしてスイッチＳＷ１，ＳＷ
２を介して積分器１５に入力させている。この構成によ
っても上記第１実施例と同様に作用して被測定系の電力
に正比例した誤差の少ない出力電圧を得ることができ
る。
【００２７】電力乗算回路の第１、第２の実施例によれ
ば、温度変化、経年変化等によりオフセット電圧の値が
変化しても、これを自動的に補償することができて高精
度の電力量計等を提供することができる。また機械的調
整部分がなくＬＳＩ化に適した回路構成とすることがで
きる。
ば、温度変化、経年変化等によりオフセット電圧の値が
変化しても、これを自動的に補償することができて高精
度の電力量計等を提供することができる。また機械的調
整部分がなくＬＳＩ化に適した回路構成とすることがで
きる。
【００２８】
【発明の効果】以上説明したように、請求項１記載のホ
ール素子によれば、１対の電流入力電極間の活性層上に
接合ゲートを有する複数のゲート電極を所要の配置態様
で形成し、該接合ゲートを有する複数のゲート電極の何
れかには、磁界が印加されていないときに前記１対の電
圧出力電極間に生ずる初期オフセット電圧をゼロにする
ためのオフセット消去用電圧として、前記初期オフセッ
ト電圧が正のときは正の所要値の電圧を印加し前記初期
オフセット電圧が負のときは負の所要値の電圧を印加
し、前記接合ゲートを有する複数のゲート電極の他の何
れかには、前記オフセット消去用電圧の印加により前記
何れかのゲート電極と前記１対の電流入力電極の一方の
電流入力電極間に順電流が流れるように前記何れかのゲ
ート電極・前記活性層間がバイアスされた順バイアス状
態になるのを抑えるバイアス電圧を印加するように構成
したため、ホール素子自体が持つ初期オフセット電圧の
極性の如何に拘らずオフセットを除去することができ
る。
ール素子によれば、１対の電流入力電極間の活性層上に
接合ゲートを有する複数のゲート電極を所要の配置態様
で形成し、該接合ゲートを有する複数のゲート電極の何
れかには、磁界が印加されていないときに前記１対の電
圧出力電極間に生ずる初期オフセット電圧をゼロにする
ためのオフセット消去用電圧として、前記初期オフセッ
ト電圧が正のときは正の所要値の電圧を印加し前記初期
オフセット電圧が負のときは負の所要値の電圧を印加
し、前記接合ゲートを有する複数のゲート電極の他の何
れかには、前記オフセット消去用電圧の印加により前記
何れかのゲート電極と前記１対の電流入力電極の一方の
電流入力電極間に順電流が流れるように前記何れかのゲ
ート電極・前記活性層間がバイアスされた順バイアス状
態になるのを抑えるバイアス電圧を印加するように構成
したため、ホール素子自体が持つ初期オフセット電圧の
極性の如何に拘らずオフセットを除去することができ
る。
【００２９】請求項２記載のホール素子によれば、活性
層上には、１対の電流入力電極間を結ぶ線に対し対称と
なる位置に第１のゲート電極と第２のゲート電極を形成
し、前記第１のゲート電極に前記オフセット消去用電圧
を印加し、前記第２のゲート電極に前記バイアス電圧を
印加するように構成したため、２個のゲート電極を形成
することで上記と同様に、初期オフセット電圧の極性が
正、負何れの場合にもオフセットを除去することができ
る。
層上には、１対の電流入力電極間を結ぶ線に対し対称と
なる位置に第１のゲート電極と第２のゲート電極を形成
し、前記第１のゲート電極に前記オフセット消去用電圧
を印加し、前記第２のゲート電極に前記バイアス電圧を
印加するように構成したため、２個のゲート電極を形成
することで上記と同様に、初期オフセット電圧の極性が
正、負何れの場合にもオフセットを除去することができ
る。
【００３０】請求項３記載のホール素子によれば、前記
活性層はＮ型半導体、前記各ゲート電極はＰ型半導体に
より当該各ゲート電極は接合ゲートで構成し、前記バイ
アス電圧は負電圧としたため、オフセット消去用電圧と
してゲート電極に正、負何れの電圧が印加されても、そ
のゲート電極・活性層間が順バイアス状態になるのが抑
えられてホール素子自体が持つ初期オフセット電圧の極
性の如何に拘らずオフセットを除去することができる。
活性層はＮ型半導体、前記各ゲート電極はＰ型半導体に
より当該各ゲート電極は接合ゲートで構成し、前記バイ
アス電圧は負電圧としたため、オフセット消去用電圧と
してゲート電極に正、負何れの電圧が印加されても、そ
のゲート電極・活性層間が順バイアス状態になるのが抑
えられてホール素子自体が持つ初期オフセット電圧の極
性の如何に拘らずオフセットを除去することができる。
【００３１】請求項４記載のホール素子によれば、前記
活性層はＰ型半導体、前記各ゲート電極はＮ型半導体に
より当該各ゲート電極は接合ゲートで構成し、前記バイ
アス電圧は正電圧としたため、上記と同様にオフセット
消去用電圧としてゲート電極に正、負何れの電圧が印加
されても、そのゲート電極・活性層間が順バイアス状態
になるのが抑えられてホール素子自体が持つ初期オフセ
ット電圧の極性の如何に拘らずオフセットを除去するこ
とができる。
活性層はＰ型半導体、前記各ゲート電極はＮ型半導体に
より当該各ゲート電極は接合ゲートで構成し、前記バイ
アス電圧は正電圧としたため、上記と同様にオフセット
消去用電圧としてゲート電極に正、負何れの電圧が印加
されても、そのゲート電極・活性層間が順バイアス状態
になるのが抑えられてホール素子自体が持つ初期オフセ
ット電圧の極性の如何に拘らずオフセットを除去するこ
とができる。
【００３２】請求項５記載の電力乗算回路によれば、ホ
ール素子におけるホール電圧出力用の１対の電圧出力電
極間から被測定系の電流と電圧との乗算結果に正比例し
た差分電圧を検出する差分電圧検出手段と、被測定系の
電圧が正の場合は差分電圧検出手段からの差分電圧を負
に切換えて入力し被測定系の電圧が負の場合は差分電圧
検出手段からの差分電圧を正に切換えて入力し、該差分
電圧を積分することにより当該差分電圧中のオフセット
電圧を検出し、該オフセット電圧を正又は負の所要値の
オフセット消去用電圧として出力するオフセット補償手
段とを具備させたため、温度変化、経年変化等によりオ
フセット電圧の値が変化しても自動的にオフセット補償
をすることができる。また、可変抵抗器のような機械的
接触部分を持つ部品を必要としないことから信頼性が向
上するとともにＬＳＩ化容易性が得られる。
ール素子におけるホール電圧出力用の１対の電圧出力電
極間から被測定系の電流と電圧との乗算結果に正比例し
た差分電圧を検出する差分電圧検出手段と、被測定系の
電圧が正の場合は差分電圧検出手段からの差分電圧を負
に切換えて入力し被測定系の電圧が負の場合は差分電圧
検出手段からの差分電圧を正に切換えて入力し、該差分
電圧を積分することにより当該差分電圧中のオフセット
電圧を検出し、該オフセット電圧を正又は負の所要値の
オフセット消去用電圧として出力するオフセット補償手
段とを具備させたため、温度変化、経年変化等によりオ
フセット電圧の値が変化しても自動的にオフセット補償
をすることができる。また、可変抵抗器のような機械的
接触部分を持つ部品を必要としないことから信頼性が向
上するとともにＬＳＩ化容易性が得られる。
【図１】本発明に係るホール素子の第１実施例を示す平
面図及びオフセット消去用電圧等印加用の回路図であ
る。
面図及びオフセット消去用電圧等印加用の回路図であ
る。
【図２】本発明に係るホール素子の第２実施例を示す平
面図及びオフセット消去用電圧等印加用の回路図であ
る。
面図及びオフセット消去用電圧等印加用の回路図であ
る。
【図３】本発明に係る電力乗算回路の第１実施例を示す
回路図である。
回路図である。
【図４】上記電力乗算回路の第１実施例の作用を説明す
るための回路各部の波形図である。
るための回路各部の波形図である。
【図５】本発明に係る電力乗算回路の第２実施例を示す
回路図である。
回路図である。
【図６】ホール素子の等価回路図である。
【図７】従来の電力乗算回路を示す回路図である。
【図８】磁界発生部の構成図である。
【図９】図６のホール素子におけるホール電圧とオフセ
ット電圧の関係を示す図である。
ット電圧の関係を示す図である。
【図１０】従来のホール素子の平面図及びオフセット消
去用電圧印加用の回路図である。
去用電圧印加用の回路図である。
８ バイアス電圧源
１０ ホール素子
１１ 減算回路（差分電圧検出手段）
１３ 電圧極性検出器
１５ 電圧極性検出器等とともにオフセット補償手段を
構成する積分器
構成する積分器
フロントページの続き
(56)参考文献 特開 昭59−228760（ＪＰ，Ａ)
特開 昭57−190380（ＪＰ，Ａ)
特開 平８−220202（ＪＰ，Ａ)
特開 平８−330646（ＪＰ，Ａ)
特開 平７−193297（ＪＰ，Ａ)
実開 昭51−47662（ＪＰ，Ｕ)
実開 昭52−142379（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 43/06
G01R 33/07
H01L 27/22
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (5)
- 【請求項１】 １対の電流入力電極と、印加される磁界
の大きさに比例してホール電圧を出力する１対の電圧出
力電極とを有し、前記１対の電流入力電極間の活性層上
に接合ゲートを有する複数のゲート電極を所要の配置態
様で形成し、該接合ゲートを有する複数のゲート電極の
何れかには、前記磁界が印加されていないときに前記１
対の電圧出力電極間に生ずる初期オフセット電圧をゼロ
にするためのオフセット消去用電圧として、前記初期オ
フセット電圧が正のときは正の所要値の電圧を印加し前
記初期オフセット電圧が負のときは負の所要値の電圧を
印加し、前記接合ゲートを有する複数のゲート電極の他
の何れかには、前記オフセット消去用電圧の印加により
前記何れかのゲート電極と前記１対の電流入力電極の一
方の電流入力電極間に順電流が流れるように前記何れか
のゲート電極・前記活性層間がバイアスされた順バイア
ス状態になるのを抑えるバイアス電圧を印加するように
構成してなることを特徴とするホール素子。 - 【請求項２】 前記１対の電流入力電極間を結ぶ線に対
し対称となる位置に第１のゲート電極と第２のゲート電
極を形成し、前記第１のゲート電極に前記オフセット消
去用電圧を印加し、前記第２のゲート電極に前記バイア
ス電圧を印加するように構成してなることを特徴とする
請求項１記載のホール素子。 - 【請求項３】 前記活性層はＮ型半導体、前記各ゲート
電極はＰ型半導体により当該各ゲート電極は接合ゲート
で構成し、前記バイアス電圧は負電圧としてなることを
特徴とする請求項１又は２記載のホール素子。 - 【請求項４】 前記活性層はＰ型半導体、前記各ゲート
電極はＮ型半導体により当該各ゲート電極は接合ゲート
で構成し、前記バイアス電圧は正電圧としてなることを
特徴とする請求項１又は２記載のホール素子。 - 【請求項５】 請求項１ないし４の何れかに記載のホー
ル素子の前記１対の電流入力電極の他方の電流入力電極
に被測定系の電圧に正比例した電流を印加し、前記被測
定系の電流に比例した前記磁界を前記ホール素子に印加
し、前記１対の電圧出力電極間から前記被測定系の電流
と電圧との乗算結果に正比例した差分電圧を差分電圧検
出手段で検出し、検出された差分電圧に正比例した前記
被測定系の電力値を算出する電力乗算回路であって、前
記被測定系の電圧が正の場合は前記差分電圧検出手段か
らの差分電圧を負に切換えて入力し前記被測定系の電圧
が負の場合は前記差分電圧検出手段からの差分電圧を正
に切換えて入力し、該差分電圧を積分することにより当
該差分電圧中のオフセット電圧を検出し、該オフセット
電圧を前記正又は負の所要値のオフセット消去用電圧と
して出力するオフセット補償手段を有することを特徴と
する電力乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187795A JP3496899B2 (ja) | 1995-06-08 | 1995-06-08 | ホール素子及びこれを用いた電力乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187795A JP3496899B2 (ja) | 1995-06-08 | 1995-06-08 | ホール素子及びこれを用いた電力乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335730A JPH08335730A (ja) | 1996-12-17 |
| JP3496899B2 true JP3496899B2 (ja) | 2004-02-16 |
Family
ID=15302247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14187795A Expired - Fee Related JP3496899B2 (ja) | 1995-06-08 | 1995-06-08 | ホール素子及びこれを用いた電力乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3496899B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5349842B2 (ja) * | 2008-05-30 | 2013-11-20 | 株式会社日立製作所 | 低オフセット入力回路およびそれを含む信号伝送システム |
| CN103529287A (zh) * | 2013-10-14 | 2014-01-22 | 国家电网公司 | 一种基于霍尔传感器的用电信息采集系统 |
-
1995
- 1995-06-08 JP JP14187795A patent/JP3496899B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335730A (ja) | 1996-12-17 |
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