JP3323875B2 - ホール素子および電気量測定装置 - Google Patents
ホール素子および電気量測定装置Info
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- JP3323875B2 JP3323875B2 JP02406295A JP2406295A JP3323875B2 JP 3323875 B2 JP3323875 B2 JP 3323875B2 JP 02406295 A JP02406295 A JP 02406295A JP 2406295 A JP2406295 A JP 2406295A JP 3323875 B2 JP3323875 B2 JP 3323875B2
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Description
【０００１】
【産業上の利用分野】本発明はホール素子の出力電圧が
入力電流あるいは磁界に比例することを利用した電流
計、磁束計、角変位計および出力電圧が入力電流と磁界
の積に比例することを利用した乗算器、電力計、位相計
などの電気量測定装置、およびこれらの電気量測定装置
に使用するホール素子の特性改善に関する。
入力電流あるいは磁界に比例することを利用した電流
計、磁束計、角変位計および出力電圧が入力電流と磁界
の積に比例することを利用した乗算器、電力計、位相計
などの電気量測定装置、およびこれらの電気量測定装置
に使用するホール素子の特性改善に関する。
【０００２】
【従来の技術】ホール素子に電流を流し、これと直交す
る方向に磁界を作用させると電流と磁界の方向を含む面
に直交する方向にホール起電力が発生することが知られ
ている。このような半導体のホール効果を利用した各種
の電気量測定装置が広く用いられている。以下、このよ
うなホール素子について図７を用いて説明する。同図
（ａ）はホール素子の平面図であって、磁界が加えられ
ていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリ
アが直進するが、磁界が加えられるとローレンツ力によ
り進路が曲げられてキャリアは斜行するようなる。この
結果、両側面での電荷が不平衡になって生じたホール電
界が線積分された結果がホール起電力として電圧出力電
極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール
電界が外部から加えられている磁界とは反対方向のロー
レンツ力をキャリアに及ぼすので、キャリアは定常状態
としては直進するようになる。しかし、キャリアはすべ
て同じ速度で移動せずにある速度分布をもっているの
で、平均速度以外のキャリアはローレンツ力がつり合わ
ず、電流通路が曲げられて長くなるために電気抵抗が増
加する。この電気抵抗の変化は磁界強度や電流値に依存
するほか、製造過程に基づく残留歪み、温度変化、経年
変化などによって発生し、オフセット電圧として現れ
る。例えば、特開平６−１７４７６５号のように、ゲー
ト電極ＰＧ1 ，ＰＧ2に外部から所定の電圧を印加する
ことによりキャリアの通路を修正してオフセット電圧を
消去することができる。４はオフセット補償回路であっ
て、例えば、特開平６−１７４７６５号のように、被測
定系の電圧極性を検出して減算回路３から得られるホー
ル素子出力電圧を、その極性が常に被測定電圧の極性と
一致するように切り換えて積分することによりオフセッ
ト電圧を取り出し、オフセット電圧が零になるようにゲ
ート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオ
フセット電圧を消去する。
る方向に磁界を作用させると電流と磁界の方向を含む面
に直交する方向にホール起電力が発生することが知られ
ている。このような半導体のホール効果を利用した各種
の電気量測定装置が広く用いられている。以下、このよ
うなホール素子について図７を用いて説明する。同図
（ａ）はホール素子の平面図であって、磁界が加えられ
ていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリ
アが直進するが、磁界が加えられるとローレンツ力によ
り進路が曲げられてキャリアは斜行するようなる。この
結果、両側面での電荷が不平衡になって生じたホール電
界が線積分された結果がホール起電力として電圧出力電
極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール
電界が外部から加えられている磁界とは反対方向のロー
レンツ力をキャリアに及ぼすので、キャリアは定常状態
としては直進するようになる。しかし、キャリアはすべ
て同じ速度で移動せずにある速度分布をもっているの
で、平均速度以外のキャリアはローレンツ力がつり合わ
ず、電流通路が曲げられて長くなるために電気抵抗が増
加する。この電気抵抗の変化は磁界強度や電流値に依存
するほか、製造過程に基づく残留歪み、温度変化、経年
変化などによって発生し、オフセット電圧として現れ
る。例えば、特開平６−１７４７６５号のように、ゲー
ト電極ＰＧ1 ，ＰＧ2に外部から所定の電圧を印加する
ことによりキャリアの通路を修正してオフセット電圧を
消去することができる。４はオフセット補償回路であっ
て、例えば、特開平６−１７４７６５号のように、被測
定系の電圧極性を検出して減算回路３から得られるホー
ル素子出力電圧を、その極性が常に被測定電圧の極性と
一致するように切り換えて積分することによりオフセッ
ト電圧を取り出し、オフセット電圧が零になるようにゲ
ート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオ
フセット電圧を消去する。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
のホール素子では、オフセット電圧を補償すべくオフセ
ット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電
圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位
が被測定電源電圧の変動に伴って変動するので、ホール
素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差
が被測定電源電圧の変動に同期して変動する。表１は、
例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、
電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入
力電極ＰＩ1 の電位ｖ1 が＋１Ｖから−１Ｖに変わった
ときのホール素子基板とゲート電極ＰＧ1 の電位差が−
２．２Ｖから−１．８Ｖに変化することを示したもので
ある。
のホール素子では、オフセット電圧を補償すべくオフセ
ット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電
圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位
が被測定電源電圧の変動に伴って変動するので、ホール
素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差
が被測定電源電圧の変動に同期して変動する。表１は、
例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、
電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入
力電極ＰＩ1 の電位ｖ1 が＋１Ｖから−１Ｖに変わった
ときのホール素子基板とゲート電極ＰＧ1 の電位差が−
２．２Ｖから−１．８Ｖに変化することを示したもので
ある。
【０００４】
【表１】 いま、電流入力電極ＰＩ1 ，ＰＩ2 間の距離を１とする
とき、ゲート電極ＰＧ1 と電流入力電極ＰＩ2 間の距離
をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ1 直下の
ホール素子基板電位ｖ0 およびホール素子基板とゲート
電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）
式で表すことができる。
とき、ゲート電極ＰＧ1 と電流入力電極ＰＩ2 間の距離
をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ1 直下の
ホール素子基板電位ｖ0 およびホール素子基板とゲート
電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）
式で表すことができる。
【０００５】 ｖ0 ＝ａｖ1 ＋（１−ａ）ｖ2 （１） ｖG ＝ｖg −ｖ0 （２） 表１の例はａ＝０．２の場合である。このように電流入
力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール
素子基板とゲート電極ＰＧ1 との電位差ｖG が変動する
ので、オフセット電圧を補償することができないという
問題があった。
力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール
素子基板とゲート電極ＰＧ1 との電位差ｖG が変動する
ので、オフセット電圧を補償することができないという
問題があった。
【０００６】また、半導体製造時のマスクパターンのず
れに伴うホール素子の特性のばらつき、および製造後の
機械的なひずみによるピエゾ効果のためにオフセットが
発生し、電気抵抗のばらつきが生じるという問題があっ
た。
れに伴うホール素子の特性のばらつき、および製造後の
機械的なひずみによるピエゾ効果のためにオフセットが
発生し、電気抵抗のばらつきが生じるという問題があっ
た。
【０００７】本発明はこのような従来の問題を解決する
ためになされたもので、測定誤差を減少させることがで
きる電気量測定装置を提供することを目的とする。
ためになされたもので、測定誤差を減少させることがで
きる電気量測定装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、半導体基板上に形成された
一対の電流入力電極、一対の電圧出力電極、前記一対の
電流入力電極間に形成された少なくとも１個以上のゲー
ト電極、このゲート電極に接近して設けられ、前記半導
体基板電位を検出するための少なくとも１個以上の電位
検出電極を備えたホール素子と、このホール素子の電位
検出電極の電位を検出する検出手段と、この検出手段で
検出された前記電位検出電極の電位を常に接地電位に保
持するように前記一対の電流入力電極のいずれか一方の
電極の電位を制御する電極電位制御手段と、を備えたこ
とを要旨とする。
め、請求項１記載の発明は、半導体基板上に形成された
一対の電流入力電極、一対の電圧出力電極、前記一対の
電流入力電極間に形成された少なくとも１個以上のゲー
ト電極、このゲート電極に接近して設けられ、前記半導
体基板電位を検出するための少なくとも１個以上の電位
検出電極を備えたホール素子と、このホール素子の電位
検出電極の電位を検出する検出手段と、この検出手段で
検出された前記電位検出電極の電位を常に接地電位に保
持するように前記一対の電流入力電極のいずれか一方の
電極の電位を制御する電極電位制御手段と、を備えたこ
とを要旨とする。
【０００９】また、請求項２記載の発明は、半導体基板
上に形成された一対の電流入力電極、一対の電圧出力電
極、前記一対の電流入力電極間に形成された少なくとも
１個以上のゲート電極を備え、前記一対の電流入力電極
の一方の電流入力電極が前記ゲート電極に接近し、か
つ、ゲート電極を囲むように凹形形状に形成されるホー
ル素子を、備えたことを要旨とする。
上に形成された一対の電流入力電極、一対の電圧出力電
極、前記一対の電流入力電極間に形成された少なくとも
１個以上のゲート電極を備え、前記一対の電流入力電極
の一方の電流入力電極が前記ゲート電極に接近し、か
つ、ゲート電極を囲むように凹形形状に形成されるホー
ル素子を、備えたことを要旨とする。
【００１０】
【００１１】
【００１２】
【００１３】
【作用】請求項１記載の発明はこのような手段を講じた
ことにより、検出手段は、ゲート電極近傍に設けられた
電位検出電極の電位を検出し、電極電位制御手段は、検
出された電位検出電極の電位を常に接地電位に保持する
ように一対の電流入力電極のいずれか一方の電極の電位
を制御するので、被測定電圧の影響を受けないようにホ
ール素子基板とゲート電極との電位差を所定の値に保持
することができるから、オフセット電圧を効果的に消去
して測定誤差を減少させることができる。
ことにより、検出手段は、ゲート電極近傍に設けられた
電位検出電極の電位を検出し、電極電位制御手段は、検
出された電位検出電極の電位を常に接地電位に保持する
ように一対の電流入力電極のいずれか一方の電極の電位
を制御するので、被測定電圧の影響を受けないようにホ
ール素子基板とゲート電極との電位差を所定の値に保持
することができるから、オフセット電圧を効果的に消去
して測定誤差を減少させることができる。
【００１４】また、請求項２記載の発明はこのような手
段を講じたことにより、ゲート電極を囲むように凹形形
状に形成された電流入力電極とゲート電極をほぼ同電位
に保持することができる。このため、ゲート電極直下の
半導体基板電位もほぼ同電位に保持することができるの
で、オフセット電圧の補正を効果的に行えて測定誤差を
減少させることができる。
段を講じたことにより、ゲート電極を囲むように凹形形
状に形成された電流入力電極とゲート電極をほぼ同電位
に保持することができる。このため、ゲート電極直下の
半導体基板電位もほぼ同電位に保持することができるの
で、オフセット電圧の補正を効果的に行えて測定誤差を
減少させることができる。
【００１５】
【００１６】
【００１７】
【００１８】
【実施例】以下、本発明の実施例の図面を参照して説明
する。図１は第１の発明のホール素子の一実施例におけ
る構造を示す平面図である。同図において、１ａはホー
ル素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成された一
対の電流入力電極、ＰＶ1，ＰＶ2 は電流の流れ方向に
直交する位置に同じ半導体基板上に形成された一対の電
圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極ＰＩ1 ，Ｐ
Ｉ2 間に形成されたゲート電極、ＰＳ1 はゲート電極Ｐ
Ｇ1 ，ＰＧ2 に接近して設けられた半導体基板上に形成
した電位検出電極である。
する。図１は第１の発明のホール素子の一実施例におけ
る構造を示す平面図である。同図において、１ａはホー
ル素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成された一
対の電流入力電極、ＰＶ1，ＰＶ2 は電流の流れ方向に
直交する位置に同じ半導体基板上に形成された一対の電
圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極ＰＩ1 ，Ｐ
Ｉ2 間に形成されたゲート電極、ＰＳ1 はゲート電極Ｐ
Ｇ1 ，ＰＧ2 に接近して設けられた半導体基板上に形成
した電位検出電極である。
【００１９】したがって、以上のように構成されたホー
ル素子では、電位検出電極ＰＳ1 の電位からゲート電極
ＰＧ1 ，ＰＧ2 近傍の半導体基板電位を知ることができ
る。
ル素子では、電位検出電極ＰＳ1 の電位からゲート電極
ＰＧ1 ，ＰＧ2 近傍の半導体基板電位を知ることができ
る。
【００２０】図２は第２の発明のホール素子の一実施例
における構造を示す平面図である。同図において、１ｂ
はホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成さ
れた一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の流れ
方向に直交する位置に同じ半導体基板上に形成された一
対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極ＰＩ
1 ，ＰＩ2 間に形成されたゲート電極である。一対の電
流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の近傍に設
けられている方の電流入力電極ＰＩ2 はゲート電極ＰＧ
1 ，ＰＧ2 に接近し、かつ、ゲート電極ＰＧ1 ，ＰＧ2
を囲むように凹形形状に形成されている。
における構造を示す平面図である。同図において、１ｂ
はホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成さ
れた一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の流れ
方向に直交する位置に同じ半導体基板上に形成された一
対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極ＰＩ
1 ，ＰＩ2 間に形成されたゲート電極である。一対の電
流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の近傍に設
けられている方の電流入力電極ＰＩ2 はゲート電極ＰＧ
1 ，ＰＧ2 に接近し、かつ、ゲート電極ＰＧ1 ，ＰＧ2
を囲むように凹形形状に形成されている。
【００２１】したがって、以上のように構成されたホー
ル素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入
力電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。
ル素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入
力電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。
【００２２】図３は第１の発明のホール素子を用いた電
気量測定装置の一実施例の構成を示すブロック構成図で
あって、電力計として使用する場合の一例である。同図
において、１ａは第１の発明のホール素子であって、被
測定系の電流は磁界強度に変換されて同図の紙面と直交
する方向に磁界Ｂa として加えられる。２は被測定系の
電源電圧を電流入力端子ＰＩ1 へ印加するために電圧変
換とインピーダンス変換をする入力回路、３は電圧出力
電極ＰＶ1 ，ＰＶ2 から出力されるホール起電力の同相
分を除去して差分出力を得る減算回路である。４は被測
定系の電圧極性を検出して減算回路３から得られるホー
ル起電力を、その極性が常に被測定系の電源電圧の極性
と一致するように切り換えて積分することによりオフセ
ット電圧を取り出し、オフセット電圧が零になるように
ゲート電極ＰＧ1 に電圧を印加するオフセット補償回路
である。５は電位検出電極ＰＳ1 の電位を接地電位に保
持するように電流入力電極ＰＩ2 の電位を制御する電極
電位制御手段として使われている演算増幅回路である。
気量測定装置の一実施例の構成を示すブロック構成図で
あって、電力計として使用する場合の一例である。同図
において、１ａは第１の発明のホール素子であって、被
測定系の電流は磁界強度に変換されて同図の紙面と直交
する方向に磁界Ｂa として加えられる。２は被測定系の
電源電圧を電流入力端子ＰＩ1 へ印加するために電圧変
換とインピーダンス変換をする入力回路、３は電圧出力
電極ＰＶ1 ，ＰＶ2 から出力されるホール起電力の同相
分を除去して差分出力を得る減算回路である。４は被測
定系の電圧極性を検出して減算回路３から得られるホー
ル起電力を、その極性が常に被測定系の電源電圧の極性
と一致するように切り換えて積分することによりオフセ
ット電圧を取り出し、オフセット電圧が零になるように
ゲート電極ＰＧ1 に電圧を印加するオフセット補償回路
である。５は電位検出電極ＰＳ1 の電位を接地電位に保
持するように電流入力電極ＰＩ2 の電位を制御する電極
電位制御手段として使われている演算増幅回路である。
【００２３】次に、以上のように構成された電力計の動
作について説明する。被測定系の電流は磁界強度に変換
されて同図の紙面と直交する方向に磁界Ｂa として加え
られる。被測定系の電源電圧は入力回路２によって電圧
変換とインピーダンス変換が行われ、電流入力端子ＰＩ
1 へ印加される。被測定系の電流と電圧の積に比例する
ホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力さ
れ、減算回路３によりホール起電力の同相分が除去され
て出力端子ＴOUT およびオフセット補償回路４へ出力さ
れる。オフセット補償回路４は被測定系の電圧極性を検
出して減算回路３から得られるホール起電力の極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することにより、オフセット電圧に比例する直流
電圧を取り出す。そして、このオフセット電圧に比例す
る電圧が零になるようにゲート電極ＰＧ1 へ印加する電
圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール
素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2
の電位を比例配分した（１）式で与えられるｖ0 である
から、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ
2 の変動に伴って変化する。したがって、ホール素子基
板とゲート電極ＰＧ1 との電位差ｖG を所定の値に設定
するためにはゲート電極ＰＧ1 直下のホール素子基板部
の電位を一定値に保持する必要がある。そこで、演算増
幅回路５によりゲート電極ＰＧ1 に近接する電位検出電
極ＰＳ1 の電位を一定値（本実施例では接地電位）に保
持するように電流入力電極ＰＩ2 の電位を制御すること
により、被測定電圧の影響を受けないようにホール素子
基板とゲート電極ＰＧ1 との電位差ｖG を所定の値に保
持することができるので、オフセット電圧を効果的に消
去した電力計を構成することができる。
作について説明する。被測定系の電流は磁界強度に変換
されて同図の紙面と直交する方向に磁界Ｂa として加え
られる。被測定系の電源電圧は入力回路２によって電圧
変換とインピーダンス変換が行われ、電流入力端子ＰＩ
1 へ印加される。被測定系の電流と電圧の積に比例する
ホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力さ
れ、減算回路３によりホール起電力の同相分が除去され
て出力端子ＴOUT およびオフセット補償回路４へ出力さ
れる。オフセット補償回路４は被測定系の電圧極性を検
出して減算回路３から得られるホール起電力の極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することにより、オフセット電圧に比例する直流
電圧を取り出す。そして、このオフセット電圧に比例す
る電圧が零になるようにゲート電極ＰＧ1 へ印加する電
圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール
素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2
の電位を比例配分した（１）式で与えられるｖ0 である
から、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ
2 の変動に伴って変化する。したがって、ホール素子基
板とゲート電極ＰＧ1 との電位差ｖG を所定の値に設定
するためにはゲート電極ＰＧ1 直下のホール素子基板部
の電位を一定値に保持する必要がある。そこで、演算増
幅回路５によりゲート電極ＰＧ1 に近接する電位検出電
極ＰＳ1 の電位を一定値（本実施例では接地電位）に保
持するように電流入力電極ＰＩ2 の電位を制御すること
により、被測定電圧の影響を受けないようにホール素子
基板とゲート電極ＰＧ1 との電位差ｖG を所定の値に保
持することができるので、オフセット電圧を効果的に消
去した電力計を構成することができる。
【００２４】したがって、以上のような実施例の構成に
よれば、被測定系の電源電圧値の如何に関わらず電力値
に正しく比例する電圧出力を得ることができる。
よれば、被測定系の電源電圧値の如何に関わらず電力値
に正しく比例する電圧出力を得ることができる。
【００２５】図４は第２の発明のホール素子を用いた電
気量測定装置の実施例の構成を示すブロック構成図であ
る。同図において、１ｂは第２の発明のホール素子、以
下、入力回路２、減算回路３、オフセット補償回路４は
いずれも図３の同一符号を付した構成要素と同一であ
り、その動作も図３における上述の説明と同一であるか
ら説明を省略する。本実施例ではゲート電極ＰＧ1 ，Ｐ
Ｇ2 に接近してゲート電極ＰＧ1 ，ＰＧ2 を囲むように
電流入力電極ＰＩ2 を凹形形状に形成しているホール素
子１ｂを用いているので、ゲート電極ＰＧ1 ，ＰＧ2 の
電位と電流入力電極ＰＩ2 の電位をほぼ同電位に保持す
ることができる。
気量測定装置の実施例の構成を示すブロック構成図であ
る。同図において、１ｂは第２の発明のホール素子、以
下、入力回路２、減算回路３、オフセット補償回路４は
いずれも図３の同一符号を付した構成要素と同一であ
り、その動作も図３における上述の説明と同一であるか
ら説明を省略する。本実施例ではゲート電極ＰＧ1 ，Ｐ
Ｇ2 に接近してゲート電極ＰＧ1 ，ＰＧ2 を囲むように
電流入力電極ＰＩ2 を凹形形状に形成しているホール素
子１ｂを用いているので、ゲート電極ＰＧ1 ，ＰＧ2 の
電位と電流入力電極ＰＩ2 の電位をほぼ同電位に保持す
ることができる。
【００２６】したがって、このような実施例の構成では
電流入力電極ＰＩ2 の電位を一定値（例えば接地電位）
に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2 直下
の電位もほぼ一定値に保持されるので、オフセット電圧
の補正を効果的に行った電力計を構成することができ
る。
電流入力電極ＰＩ2 の電位を一定値（例えば接地電位）
に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2 直下
の電位もほぼ一定値に保持されるので、オフセット電圧
の補正を効果的に行った電力計を構成することができ
る。
【００２７】図５は同一の半導体基板６上に第１の発明
の４個のホール素子１ａ−１，１ａ−２，１ａ−３およ
び１ａ−４を点対称の位置に形成した一実施例における
構造を示す平面図である。ホール素子１ａ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1 ，Ｐ
Ｇ2 、電位検出電極をＰＳ1iとするとき、電圧出力端子
Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，３，
４）がすべて並列に接続され、同様に、電圧出力端子Ｖ
2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，３，
４）がすべて並列に接続されている。また、電流入力端
子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ
1i（ｉ＝１，２，３，４）および４個の電流入力電極Ｐ
Ｉ2i（ｉ＝１，２，３，４）がすべて並列に接続されて
いる。また、電位検出端子Ｓ1 には４個の電位検出電極
ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続され
ている。
の４個のホール素子１ａ−１，１ａ−２，１ａ−３およ
び１ａ−４を点対称の位置に形成した一実施例における
構造を示す平面図である。ホール素子１ａ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1 ，Ｐ
Ｇ2 、電位検出電極をＰＳ1iとするとき、電圧出力端子
Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，３，
４）がすべて並列に接続され、同様に、電圧出力端子Ｖ
2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，３，
４）がすべて並列に接続されている。また、電流入力端
子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ
1i（ｉ＝１，２，３，４）および４個の電流入力電極Ｐ
Ｉ2i（ｉ＝１，２，３，４）がすべて並列に接続されて
いる。また、電位検出端子Ｓ1 には４個の電位検出電極
ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続され
ている。
【００２８】したがって、このような実施例の構成で
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
【００２９】図６は同一の半導体基板７上に第２の発明
の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３およ
び１ｂ−４を点対称の位置に形成した一実施例における
構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，Ｐ
Ｇ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出力
電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接続
され、同様に、電圧出力端子Ｖ2 には４個の電圧出力電
極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続さ
れている。また、電流入力端子Ｉ1 とＩ2 にはそれぞれ
４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）およ
び４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）が
すべて並列に接続されている。また、ゲート端子Ｇ1 と
Ｇ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，
２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，
２，３，４）がすべて並列に接続されている。
の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３およ
び１ｂ−４を点対称の位置に形成した一実施例における
構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，Ｐ
Ｇ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出力
電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接続
され、同様に、電圧出力端子Ｖ2 には４個の電圧出力電
極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続さ
れている。また、電流入力端子Ｉ1 とＩ2 にはそれぞれ
４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）およ
び４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）が
すべて並列に接続されている。また、ゲート端子Ｇ1 と
Ｇ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，
２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，
２，３，４）がすべて並列に接続されている。
【００３０】したがって、このような実施例の構成で
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
【００３１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、電極電位制御手段は、検出された電位検出電
極の電位を常に接地電位に保持するように一対の電流入
力電極のいずれか一方の電極の電位を制御するので、被
測定電圧の影響を受けないようにホール素子基板とゲー
ト電極との電位差を所定の値に保持することができるか
ら、オフセット電圧を効果的に消去して測定誤差を減少
させることができる。
によれば、電極電位制御手段は、検出された電位検出電
極の電位を常に接地電位に保持するように一対の電流入
力電極のいずれか一方の電極の電位を制御するので、被
測定電圧の影響を受けないようにホール素子基板とゲー
ト電極との電位差を所定の値に保持することができるか
ら、オフセット電圧を効果的に消去して測定誤差を減少
させることができる。
【００３２】また、請求項２記載の発明によれば、ゲー
ト電極と電流入力電極をほぼ同電位に保持することがで
きる。このため、ゲート電極直下の半導体基板電位もほ
ぼ同電位に保持することができるので、オフセット電圧
の補正を効果的に行えて測定誤差を減少させることがで
きる。
ト電極と電流入力電極をほぼ同電位に保持することがで
きる。このため、ゲート電極直下の半導体基板電位もほ
ぼ同電位に保持することができるので、オフセット電圧
の補正を効果的に行えて測定誤差を減少させることがで
きる。
【００３３】
【００３４】
【図１】第１の発明のホール素子の一実施例における平
面図である。
面図である。
【図２】第２の発明のホール素子の一実施例における平
面図である。
面図である。
【図３】第１の発明のホール素子を用いた電気量測定装
置の一実施例における構成を示すブロック構成図であ
る。
置の一実施例における構成を示すブロック構成図であ
る。
【図４】第２の発明のホール素子を用いた電気量測定装
置の一実施例における構成を示すブロック構成図であ
る。
置の一実施例における構成を示すブロック構成図であ
る。
【図５】同一の半導体基板上に第１の発明の４個のホー
ル素子を点対称の位置に形成した一実施例における構造
を示す平面図である。
ル素子を点対称の位置に形成した一実施例における構造
を示す平面図である。
【図６】同一の半導体基板上に第２の発明の４個のホー
ル素子を点対称の位置に形成した一実施例における構造
を示す平面図である。
ル素子を点対称の位置に形成した一実施例における構造
を示す平面図である。
【図７】従来のホール素子の構造を示す平面図および電
気量測定装置のブロック構成図である。
気量測定装置のブロック構成図である。
【符号の説明】 １ ホール素子 ２ 入力回路 ３ 減算回路 ４ オフセット補償回路 ５ 演算増幅回路 Ｉ１，Ｉ２ 電流入力端子 Ｖ１，Ｖ２ 電圧出力端子 Ｇ１，Ｇ２ ゲート端子 Ｓ１ 電位検出端子 ＰＩ１，ＰＩ２ 電流入力電極 ＰＶ１，ＰＶ２ 電圧出力電極 ＰＧ１，ＰＧ２ ゲート電極 ＰＳ１ 電位検出電極
Claims (2)
- 【請求項１】 半導体基板上に形成された一対の電流入
力電極、一対の電圧出力電極、前記一対の電流入力電極
間に形成された少なくとも１個以上のゲート電極、この
ゲート電極に接近して設けられ、前記半導体基板電位を
検出するための少なくとも１個以上の電位検出電極を備
えたホール素子と、 このホール素子の電位検出電極の電位を検出する検出手
段と、 この検出手段で検出された前記電位検出電極の電位を常
に接地電位に保持するように前記一対の電流入力電極の
いずれか一方の電極の電位を制御する電極電位制御手段
と、 を備えたことを特徴とする電気量測定装置 。 - 【請求項２】 半導体基板上に形成された一対の電流入
力電極、一対の電圧出力電極、前記一対の電流入力電極
間に形成された少なくとも１個以上のゲート電極を備
え、前記一対の電流入力電極の一方の電流入力電極が前
記ゲート電極に接近し、かつ、ゲート電極を囲むように
凹形形状に形成されるホール素子を、備えたことを特徴
とする電気量測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02406295A JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02406295A JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145370A Division JP3819323B2 (ja) | 2002-05-20 | 2002-05-20 | ホール素子及び電気量測定装置 |
| JP2002145373A Division JP2003037311A (ja) | 2002-05-20 | 2002-05-20 | ホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08220202A JPH08220202A (ja) | 1996-08-30 |
| JP3323875B2 true JP3323875B2 (ja) | 2002-09-09 |
Family
ID=12127966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02406295A Expired - Fee Related JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323875B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2662675A1 (de) | 2012-05-07 | 2013-11-13 | Melexis Technologies NV | Verfahren für die Bestimmung eines Stresswertes für isotropen Stress und Verfahren für die Bestimmung eines Magnetfeldes und Stresssensor und Hallsensor |
-
1995
- 1995-02-13 JP JP02406295A patent/JP3323875B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08220202A (ja) | 1996-08-30 |
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