JP2003037311A - ホール素子 - Google Patents
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Abstract
(57)【要約】
【課題】 特性のばらつきが少ないホール素子を提供す
る。 【解決手段】 半導体基板上に形成された一対の電流入
力電極と、一対の電圧出力電極を有するホール素子にお
いて、前記一対の電流入力電極間に形成された少なくと
も１個以上のゲート電極を備え、前記一対の電流入力電
極の一方の電流入力電極は、前記ゲート電極に接近し、
かつ、ゲート電極を囲むように凹形形状に形成される。
る。 【解決手段】 半導体基板上に形成された一対の電流入
力電極と、一対の電圧出力電極を有するホール素子にお
いて、前記一対の電流入力電極間に形成された少なくと
も１個以上のゲート電極を備え、前記一対の電流入力電
極の一方の電流入力電極は、前記ゲート電極に接近し、
かつ、ゲート電極を囲むように凹形形状に形成される。
Description
【０００１】
【発明の属する技術分野】本発明はホール素子の出力電
圧が入力電流あるいは磁界に比例することを利用した電
流計、磁束計、角変位計および出力電圧が入力電流と磁
界の積に比例することを利用した乗算器、電力計、位相
計などの電気量測定装置に使用するホール素子の特性改
善に関する。
圧が入力電流あるいは磁界に比例することを利用した電
流計、磁束計、角変位計および出力電圧が入力電流と磁
界の積に比例することを利用した乗算器、電力計、位相
計などの電気量測定装置に使用するホール素子の特性改
善に関する。
【０００２】
【従来の技術】ホール素子に電流を流し、これと直交す
る方向に磁界を作用させると電流と磁界の方向を含む面
に直交する方向にホール起電力が発生することが知られ
ている。このような半導体のホール効果を利用した各種
の電気量測定装置が広く用いられている。以下、このよ
うなホール素子について図７を用いて説明する。同図
（ａ）はホール素子の平面図であって、磁界が加えられ
ていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリ
アが直進するが、磁界が加えられるとローレンツ力によ
り進路が曲げられてキャリアは斜行するようなる。この
結果、両側面での電荷が不平衡になって生じたホール電
界が線積分された結果がホール起電力として電圧出力電
極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール
電界が外部から加えられている磁界とは反対方向のロー
レンツ力をキャリアに及ぼすので、キャリアは定常状態
としては直進するようになる。しかし、キャリアはすべ
て同じ速度で移動せずにある速度分布をもっているの
で、平均速度以外のキャリアはローレンツ力がつり合わ
ず、電流通路が曲げられて長くなるために電気抵抗が増
加する。この電気抵抗の変化は磁界強度や電流値に依存
するほか、製造過程に基づく残留歪み、温度変化、経年
変化などによって発生し、オフセット電圧として現れ
る。例えば、特開平６−１７４７６５号のように、ゲー
ト電極ＰＧ1 ，ＰＧ2に外部から所定の電圧を印加する
ことによりキャリアの通路を修正してオフセット電圧を
消去することができる。４はオフセット補償回路であっ
て、例えば、特開平６−１７４７６５号のように、被測
定系の電圧極性を検出して減算回路３から得られるホー
ル素子出力電圧を、その極性が常に被測定電圧の極性と
一致するように切り換えて積分することによりオフセッ
ト電圧を取り出し、オフセット電圧が零になるようにゲ
ート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオ
フセット電圧を消去する。
る方向に磁界を作用させると電流と磁界の方向を含む面
に直交する方向にホール起電力が発生することが知られ
ている。このような半導体のホール効果を利用した各種
の電気量測定装置が広く用いられている。以下、このよ
うなホール素子について図７を用いて説明する。同図
（ａ）はホール素子の平面図であって、磁界が加えられ
ていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリ
アが直進するが、磁界が加えられるとローレンツ力によ
り進路が曲げられてキャリアは斜行するようなる。この
結果、両側面での電荷が不平衡になって生じたホール電
界が線積分された結果がホール起電力として電圧出力電
極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール
電界が外部から加えられている磁界とは反対方向のロー
レンツ力をキャリアに及ぼすので、キャリアは定常状態
としては直進するようになる。しかし、キャリアはすべ
て同じ速度で移動せずにある速度分布をもっているの
で、平均速度以外のキャリアはローレンツ力がつり合わ
ず、電流通路が曲げられて長くなるために電気抵抗が増
加する。この電気抵抗の変化は磁界強度や電流値に依存
するほか、製造過程に基づく残留歪み、温度変化、経年
変化などによって発生し、オフセット電圧として現れ
る。例えば、特開平６−１７４７６５号のように、ゲー
ト電極ＰＧ1 ，ＰＧ2に外部から所定の電圧を印加する
ことによりキャリアの通路を修正してオフセット電圧を
消去することができる。４はオフセット補償回路であっ
て、例えば、特開平６−１７４７６５号のように、被測
定系の電圧極性を検出して減算回路３から得られるホー
ル素子出力電圧を、その極性が常に被測定電圧の極性と
一致するように切り換えて積分することによりオフセッ
ト電圧を取り出し、オフセット電圧が零になるようにゲ
ート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオ
フセット電圧を消去する。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
のホール素子では、オフセット電圧を補償すべくオフセ
ット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電
圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位
が被測定電源電圧の変動に伴って変動するので、ホール
素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差
が被測定電源電圧の変動に同期して変動する。表１は、
例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、
電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入
力電極ＰＩ 1 の電位ｖ1 が＋１Ｖから−１Ｖに変わった
ときのホール素子基板とゲート電極ＰＧ1 の電位差が−
２．２Ｖから−１．８Ｖに変化することを示したもので
ある。
のホール素子では、オフセット電圧を補償すべくオフセ
ット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電
圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位
が被測定電源電圧の変動に伴って変動するので、ホール
素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差
が被測定電源電圧の変動に同期して変動する。表１は、
例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、
電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入
力電極ＰＩ 1 の電位ｖ1 が＋１Ｖから−１Ｖに変わった
ときのホール素子基板とゲート電極ＰＧ1 の電位差が−
２．２Ｖから−１．８Ｖに変化することを示したもので
ある。
【０００４】
【表１】
いま、電流入力電極ＰＩ1 ，ＰＩ2 間の距離を１とする
とき、ゲート電極ＰＧ 1 と電流入力電極ＰＩ2 間の距離
をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ 1 直下の
ホール素子基板電位ｖ0 およびホール素子基板とゲート
電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）
式で表すことができる。
とき、ゲート電極ＰＧ 1 と電流入力電極ＰＩ2 間の距離
をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ 1 直下の
ホール素子基板電位ｖ0 およびホール素子基板とゲート
電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）
式で表すことができる。
【０００５】
ｖ0 ＝ａｖ1 ＋（１−ａ）ｖ2 （１）
ｖG ＝ｖg −ｖ0 （２）
表１の例はａ＝０．２の場合である。このように電流入
力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール
素子基板とゲート電極ＰＧ1 との電位差ｖG が変動する
ので、オフセット電圧を補償することができないという
問題があった。
力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール
素子基板とゲート電極ＰＧ1 との電位差ｖG が変動する
ので、オフセット電圧を補償することができないという
問題があった。
【０００６】また、半導体製造時のマスクパターンのず
れに伴うホール素子の特性のばらつき、および製造後の
機械的なひずみによるピエゾ効果のためにオフセットが
発生し、電気抵抗のばらつきが生じるという問題があっ
た。
れに伴うホール素子の特性のばらつき、および製造後の
機械的なひずみによるピエゾ効果のためにオフセットが
発生し、電気抵抗のばらつきが生じるという問題があっ
た。
【０００７】本発明はこのような従来の問題を解決する
ためになされたもので、電流入力電極に印加される電圧
によってホール素子基板とゲート電極との電位差が変動
しないホール素子と特性のばらつきが少ないホール素子
を提供することを目的とする。
ためになされたもので、電流入力電極に印加される電圧
によってホール素子基板とゲート電極との電位差が変動
しないホール素子と特性のばらつきが少ないホール素子
を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、半導体基板上に形成された
一対の電流入力電極と、一対の電圧出力電極を有するホ
ール素子において、前記一対の電流入力電極間に形成さ
れた少なくとも１個以上のゲート電極を備え、前記一対
の電流入力電極の一方の電流入力電極は、前記ゲート電
極に接近し、かつ、ゲート電極を囲むように凹形形状に
形成されることを要旨とする。
め、請求項１記載の発明は、半導体基板上に形成された
一対の電流入力電極と、一対の電圧出力電極を有するホ
ール素子において、前記一対の電流入力電極間に形成さ
れた少なくとも１個以上のゲート電極を備え、前記一対
の電流入力電極の一方の電流入力電極は、前記ゲート電
極に接近し、かつ、ゲート電極を囲むように凹形形状に
形成されることを要旨とする。
【０００９】また、請求項２記載の発明は、請求項１記
載のホール素子を同一の半導体基板上に、点対称の位置
に複数個形成したことを要旨とする。
載のホール素子を同一の半導体基板上に、点対称の位置
に複数個形成したことを要旨とする。
【００１０】請求項１記載の発明はこのような手段を講
じたことにより、ゲート電極を囲むように凹形形状に形
成された電流入力電極とゲート電極をほぼ同電位に保持
することができる。このため、ゲート電極直下の半導体
基板電位もほぼ同電位に保持することができるので、電
流入力電極に印加される電圧によってホール素子基板と
ゲート電極との電位差が変動しない。
じたことにより、ゲート電極を囲むように凹形形状に形
成された電流入力電極とゲート電極をほぼ同電位に保持
することができる。このため、ゲート電極直下の半導体
基板電位もほぼ同電位に保持することができるので、電
流入力電極に印加される電圧によってホール素子基板と
ゲート電極との電位差が変動しない。
【００１１】また、請求項２記載の発明はこのような手
段を講じたことにより、半導体製造時のホール素子の幾
何学的配置に伴う誤差を減少させることができる。
段を講じたことにより、半導体製造時のホール素子の幾
何学的配置に伴う誤差を減少させることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は第１の発明のホール素子の
一実施の形態における構造を示す平面図である。同図に
おいて、１ａはホール素子、ＰＩ1 ，ＰＩ2 は半導体基
板上に形成された一対の電流入力電極、ＰＶ1 ，ＰＶ2
は電流の流れ方向に直交する位置に同じ半導体基板上に
形成された一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流
入力電極ＰＩ1 ，ＰＩ2 間に形成されたゲート電極、Ｐ
Ｓ1 はゲート電極ＰＧ1 ，ＰＧ2 に接近して設けられた
半導体基板上に形成した電位検出電極である。
を参照して説明する。図１は第１の発明のホール素子の
一実施の形態における構造を示す平面図である。同図に
おいて、１ａはホール素子、ＰＩ1 ，ＰＩ2 は半導体基
板上に形成された一対の電流入力電極、ＰＶ1 ，ＰＶ2
は電流の流れ方向に直交する位置に同じ半導体基板上に
形成された一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流
入力電極ＰＩ1 ，ＰＩ2 間に形成されたゲート電極、Ｐ
Ｓ1 はゲート電極ＰＧ1 ，ＰＧ2 に接近して設けられた
半導体基板上に形成した電位検出電極である。
【００１３】したがって、以上のように構成されたホー
ル素子では、電位検出電極ＰＳ1 の電位からゲート電極
ＰＧ1 ，ＰＧ2 近傍の半導体基板電位を知ることができ
る。
ル素子では、電位検出電極ＰＳ1 の電位からゲート電極
ＰＧ1 ，ＰＧ2 近傍の半導体基板電位を知ることができ
る。
【００１４】図２は第２の発明のホール素子の一実施の
形態における構造を示す平面図である。同図において、
１ｂはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形
成された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の
流れ方向に直交する位置に同じ半導体基板上に形成され
た一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極
ＰＩ1 ，ＰＩ2 間に形成されたゲート電極である。一対
の電流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の近傍
に設けられている方の電流入力電極ＰＩ2 はゲート電極
ＰＧ1 ，ＰＧ2 に接近し、かつ、ゲート電極ＰＧ1 ，Ｐ
Ｇ2 を囲むように凹形形状に形成されている。
形態における構造を示す平面図である。同図において、
１ｂはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形
成された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の
流れ方向に直交する位置に同じ半導体基板上に形成され
た一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極
ＰＩ1 ，ＰＩ2 間に形成されたゲート電極である。一対
の電流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の近傍
に設けられている方の電流入力電極ＰＩ2 はゲート電極
ＰＧ1 ，ＰＧ2 に接近し、かつ、ゲート電極ＰＧ1 ，Ｐ
Ｇ2 を囲むように凹形形状に形成されている。
【００１５】したがって、以上のように構成されたホー
ル素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入
力電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。このため、ゲート電極ＰＧ1 ，ＰＧ2 直下の半導体
基板電位もほぼ同電位に保持することができるので、電
流入力電極ＰＩ1 ，ＰＩ2に印加される電圧によってホ
ール素子基板とゲート電極ＰＧ1 ，ＰＧ2との電位差が
変動しない。
ル素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入
力電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。このため、ゲート電極ＰＧ1 ，ＰＧ2 直下の半導体
基板電位もほぼ同電位に保持することができるので、電
流入力電極ＰＩ1 ，ＰＩ2に印加される電圧によってホ
ール素子基板とゲート電極ＰＧ1 ，ＰＧ2との電位差が
変動しない。
【００１６】図３は第１の発明のホール素子を用いた電
気量測定装置の一実施の形態の構成を示すブロック構成
図であって、電力計として使用する場合の一例である。
同図において、１ａは第１の発明のホール素子であっ
て、被測定系の電流は磁界強度に変換されて同図の紙面
と直交する方向に磁界Ｂa として加えられる。２は被測
定系の電源電圧を電流入力端子ＰＩ1 へ印加するために
電圧変換とインピーダンス変換をする入力回路、３は電
圧出力電極ＰＶ1 ，ＰＶ2 から出力されるホール起電力
の同相分を除去して差分出力を得る減算回路である。４
は被測定系の電圧極性を検出して減算回路３から得られ
るホール起電力を、その極性が常に被測定系の電源電圧
の極性と一致するように切り換えて積分することにより
オフセット電圧を取り出し、オフセット電圧が零になる
ようにゲート電極ＰＧ1 に電圧を印加するオフセット補
償回路である。５は電位検出電極ＰＳ1 の電位を接地電
位に保持するように電流入力電極ＰＩ2 の電位を制御す
る電極電位制御手段として使われている演算増幅回路で
ある。
気量測定装置の一実施の形態の構成を示すブロック構成
図であって、電力計として使用する場合の一例である。
同図において、１ａは第１の発明のホール素子であっ
て、被測定系の電流は磁界強度に変換されて同図の紙面
と直交する方向に磁界Ｂa として加えられる。２は被測
定系の電源電圧を電流入力端子ＰＩ1 へ印加するために
電圧変換とインピーダンス変換をする入力回路、３は電
圧出力電極ＰＶ1 ，ＰＶ2 から出力されるホール起電力
の同相分を除去して差分出力を得る減算回路である。４
は被測定系の電圧極性を検出して減算回路３から得られ
るホール起電力を、その極性が常に被測定系の電源電圧
の極性と一致するように切り換えて積分することにより
オフセット電圧を取り出し、オフセット電圧が零になる
ようにゲート電極ＰＧ1 に電圧を印加するオフセット補
償回路である。５は電位検出電極ＰＳ1 の電位を接地電
位に保持するように電流入力電極ＰＩ2 の電位を制御す
る電極電位制御手段として使われている演算増幅回路で
ある。
【００１７】次に、以上のように構成された電力計の動
作について説明する。被測定系の電流は磁界強度に変換
されて同図の紙面と直交する方向に磁界Ｂa として加え
られる。被測定系の電源電圧は入力回路２によって電圧
変換とインピーダンス変換が行われ、電流入力端子ＰＩ
1 へ印加される。被測定系の電流と電圧の積に比例する
ホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力さ
れ、減算回路３によりホール起電力の同相分が除去され
て出力端子ＴOUT およびオフセット補償回路４へ出力さ
れる。オフセット補償回路４は被測定系の電圧極性を検
出して減算回路３から得られるホール起電力の極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することにより、オフセット電圧に比例する直流
電圧を取り出す。そして、このオフセット電圧に比例す
る電圧が零になるようにゲート電極ＰＧ1 へ印加する電
圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール
素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2
の電位を比例配分した（１）式で与えられるｖ0 である
から、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ
2 の変動に伴って変化する。したがって、ホール素子基
板とゲート電極ＰＧ 1 との電位差ｖG を所定の値に設定
するためにはゲート電極ＰＧ1 直下のホール素子基板部
の電位を一定値に保持する必要がある。そこで、演算増
幅回路５によりゲート電極ＰＧ1 に近接する電位検出電
極ＰＳ1 の電位を一定値（本実施の形態では接地電位）
に保持するように電流入力電極ＰＩ2 の電位を制御する
ことにより、被測定電圧の影響を受けないようにホール
素子基板とゲート電極ＰＧ1 との電位差ｖG を所定の値
に保持することができるので、オフセット電圧を効果的
に消去した電力計を構成することができる。
作について説明する。被測定系の電流は磁界強度に変換
されて同図の紙面と直交する方向に磁界Ｂa として加え
られる。被測定系の電源電圧は入力回路２によって電圧
変換とインピーダンス変換が行われ、電流入力端子ＰＩ
1 へ印加される。被測定系の電流と電圧の積に比例する
ホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力さ
れ、減算回路３によりホール起電力の同相分が除去され
て出力端子ＴOUT およびオフセット補償回路４へ出力さ
れる。オフセット補償回路４は被測定系の電圧極性を検
出して減算回路３から得られるホール起電力の極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することにより、オフセット電圧に比例する直流
電圧を取り出す。そして、このオフセット電圧に比例す
る電圧が零になるようにゲート電極ＰＧ1 へ印加する電
圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール
素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2
の電位を比例配分した（１）式で与えられるｖ0 である
から、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ
2 の変動に伴って変化する。したがって、ホール素子基
板とゲート電極ＰＧ 1 との電位差ｖG を所定の値に設定
するためにはゲート電極ＰＧ1 直下のホール素子基板部
の電位を一定値に保持する必要がある。そこで、演算増
幅回路５によりゲート電極ＰＧ1 に近接する電位検出電
極ＰＳ1 の電位を一定値（本実施の形態では接地電位）
に保持するように電流入力電極ＰＩ2 の電位を制御する
ことにより、被測定電圧の影響を受けないようにホール
素子基板とゲート電極ＰＧ1 との電位差ｖG を所定の値
に保持することができるので、オフセット電圧を効果的
に消去した電力計を構成することができる。
【００１８】したがって、以上のような実施の形態の構
成によれば、被測定系の電源電圧値の如何に関わらず電
力値に正しく比例する電圧出力を得ることができる。
成によれば、被測定系の電源電圧値の如何に関わらず電
力値に正しく比例する電圧出力を得ることができる。
【００１９】図４は第２の発明のホール素子を用いた電
気量測定装置の実施の形態の構成を示すブロック構成図
である。同図において、１ｂは第２の発明のホール素
子、以下、入力回路２、減算回路３、オフセット補償回
路４はいずれも図３の同一符号を付した構成要素と同一
であり、その動作も図３における上述の説明と同一であ
るから説明を省略する。本実施の形態ではゲート電極Ｐ
Ｇ1 ，ＰＧ2 に接近してゲート電極ＰＧ1 ，ＰＧ2 を囲
むように電流入力電極ＰＩ2 を凹形形状に形成している
ホール素子１ｂを用いているので、ゲート電極ＰＧ1 ，
ＰＧ2 の電位と電流入力電極ＰＩ2 の電位をほぼ同電位
に保持することができる。
気量測定装置の実施の形態の構成を示すブロック構成図
である。同図において、１ｂは第２の発明のホール素
子、以下、入力回路２、減算回路３、オフセット補償回
路４はいずれも図３の同一符号を付した構成要素と同一
であり、その動作も図３における上述の説明と同一であ
るから説明を省略する。本実施の形態ではゲート電極Ｐ
Ｇ1 ，ＰＧ2 に接近してゲート電極ＰＧ1 ，ＰＧ2 を囲
むように電流入力電極ＰＩ2 を凹形形状に形成している
ホール素子１ｂを用いているので、ゲート電極ＰＧ1 ，
ＰＧ2 の電位と電流入力電極ＰＩ2 の電位をほぼ同電位
に保持することができる。
【００２０】したがって、このような実施の形態の構成
では電流入力電極ＰＩ2 の電位を一定値（例えば接地電
位）に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2
直下の電位もほぼ一定値に保持されるので、オフセット
電圧の補正を効果的に行った電力計を構成することがで
きる。
では電流入力電極ＰＩ2 の電位を一定値（例えば接地電
位）に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2
直下の電位もほぼ一定値に保持されるので、オフセット
電圧の補正を効果的に行った電力計を構成することがで
きる。
【００２１】図５は同一の半導体基板６上に第１の発明
の４個のホール素子１ａ−１，１ａ−２，１ａ−３およ
び１ａ−４を点対称の位置に形成した一実施の形態にお
ける構造を示す平面図である。ホール素子１ａ−ｉ（ｉ
＝１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、
電圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1，
ＰＧ2 、電位検出電極をＰＳ1iとするとき、電圧出力端
子Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，
３，４）がすべて並列に接続され、同様に、電圧出力端
子Ｖ2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，
３，４）がすべて並列に接続されている。また、電流入
力端子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ
1i（ｉ＝１，２，３，４）および４個の電流入力電極Ｐ
Ｉ2i（ｉ＝１，２，３，４）がすべて並列に接続されて
いる。また、電位検出端子Ｓ1 には４個の電位検出電極
ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続され
ている。
の４個のホール素子１ａ−１，１ａ−２，１ａ−３およ
び１ａ−４を点対称の位置に形成した一実施の形態にお
ける構造を示す平面図である。ホール素子１ａ−ｉ（ｉ
＝１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、
電圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1，
ＰＧ2 、電位検出電極をＰＳ1iとするとき、電圧出力端
子Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，
３，４）がすべて並列に接続され、同様に、電圧出力端
子Ｖ2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，
３，４）がすべて並列に接続されている。また、電流入
力端子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ
1i（ｉ＝１，２，３，４）および４個の電流入力電極Ｐ
Ｉ2i（ｉ＝１，２，３，４）がすべて並列に接続されて
いる。また、電位検出端子Ｓ1 には４個の電位検出電極
ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続され
ている。
【００２２】したがって、このような実施の形態の構成
では、半導体製造時のマスクパターンのずれに伴うホー
ル素子の特性のばらつき、および製造後の機械的なひず
みによる起電力や電気抵抗が相殺されるのでオフセット
を減少させることができる。
では、半導体製造時のマスクパターンのずれに伴うホー
ル素子の特性のばらつき、および製造後の機械的なひず
みによる起電力や電気抵抗が相殺されるのでオフセット
を減少させることができる。
【００２３】図６は同一の半導体基板７上に第２の発明
の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３およ
び１ｂ−４を点対称の位置に形成した一実施の形態にお
ける構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ
＝１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、
電圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，
ＰＧ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出
力電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接
続され、同様に、電圧出力端子Ｖ2 には４個の電圧出力
電極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続
されている。また、電流入力端子Ｉ1 とＩ2 にはそれぞ
れ４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）お
よび４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）
がすべて並列に接続されている。また、ゲート端子Ｇ1
とＧ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，
２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，
２，３，４）がすべて並列に接続されている。
の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３およ
び１ｂ−４を点対称の位置に形成した一実施の形態にお
ける構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ
＝１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、
電圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，
ＰＧ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出
力電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接
続され、同様に、電圧出力端子Ｖ2 には４個の電圧出力
電極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続
されている。また、電流入力端子Ｉ1 とＩ2 にはそれぞ
れ４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）お
よび４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）
がすべて並列に接続されている。また、ゲート端子Ｇ1
とＧ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，
２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，
２，３，４）がすべて並列に接続されている。
【００２４】したがって、このような実施の形態の構成
では、半導体製造時のマスクパターンのずれに伴うホー
ル素子の特性のばらつき、および製造後の機械的なひず
みによる起電力や電気抵抗が相殺されるのでオフセット
を減少させることができる。
では、半導体製造時のマスクパターンのずれに伴うホー
ル素子の特性のばらつき、および製造後の機械的なひず
みによる起電力や電気抵抗が相殺されるのでオフセット
を減少させることができる。
【００２５】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ゲート電極を囲むように凹形形状に形成され
た電流入力電極とゲート電極をほぼ同電位に保持するこ
とができる。このため、ゲート電極直下の半導体基板電
位もほぼ同電位に保持することができるので、電流入力
電極に印加される電圧によってホール素子基板とゲート
電極との電位差が変動しない。
によれば、ゲート電極を囲むように凹形形状に形成され
た電流入力電極とゲート電極をほぼ同電位に保持するこ
とができる。このため、ゲート電極直下の半導体基板電
位もほぼ同電位に保持することができるので、電流入力
電極に印加される電圧によってホール素子基板とゲート
電極との電位差が変動しない。
【００２６】また、請求項２記載の発明によれば、ホー
ル素子の特性のばらつき、および機械的なひずみによる
起電力や電気抵抗を相殺し、オフセットが少ないホール
素子を構成することができる。
ル素子の特性のばらつき、および機械的なひずみによる
起電力や電気抵抗を相殺し、オフセットが少ないホール
素子を構成することができる。
【図１】第１の発明のホール素子の一実施の形態におけ
る平面図である。
る平面図である。
【図２】第２の発明のホール素子の一実施の形態におけ
る平面図である。
る平面図である。
【図３】第１の発明のホール素子を用いた電気量測定装
置の一実施の形態における構成を示すブロック構成図で
ある。
置の一実施の形態における構成を示すブロック構成図で
ある。
【図４】第２の発明のホール素子を用いた電気量測定装
置の一実施の形態における構成を示すブロック構成図で
ある。
置の一実施の形態における構成を示すブロック構成図で
ある。
【図５】同一の半導体基板上に第１の発明の４個のホー
ル素子を点対称の位置に形成した一実施の形態における
構造を示す平面図である。
ル素子を点対称の位置に形成した一実施の形態における
構造を示す平面図である。
【図６】同一の半導体基板上に第２の発明の４個のホー
ル素子を点対称の位置に形成した一実施の形態における
構造を示す平面図である。
ル素子を点対称の位置に形成した一実施の形態における
構造を示す平面図である。
【図７】従来のホール素子の構造を示す平面図および電
気量測定装置のブロック構成図である。
気量測定装置のブロック構成図である。
１ ホール素子
２ 入力回路
３ 減算回路
４ オフセット補償回路
５ 演算増幅回路
Ｉ1 ，Ｉ2 電流入力端子
Ｖ1 ，Ｖ2 電圧出力端子
Ｇ1 ，Ｇ2 ゲート端子
Ｓ1 電位検出端子
ＰＩ1 ，ＰＩ2 電流入力電極
ＰＶ1 ，ＰＶ2 電圧出力電極
ＰＧ1 ，ＰＧ2 ゲート電極
ＰＳ1 電位検出電極
Claims (2)
- 【請求項１】 半導体基板上に形成された一対の電流入
力電極と、一対の電圧出力電極を有するホール素子にお
いて、前記一対の電流入力電極間に形成された少なくと
も１個以上のゲート電極を備え、前記一対の電流入力電
極の一方の電流入力電極は、前記ゲート電極に接近し、
かつ、ゲート電極を囲むように凹形形状に形成されるこ
とを特徴とするホール素子。 - 【請求項２】 請求項１記載のホール素子を同一の半導
体基板上に点対称の位置に複数個形成したことを特徴と
するホール素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145373A JP2003037311A (ja) | 2002-05-20 | 2002-05-20 | ホール素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002145373A JP2003037311A (ja) | 2002-05-20 | 2002-05-20 | ホール素子 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02406295A Division JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003037311A true JP2003037311A (ja) | 2003-02-07 |
Family
ID=19194660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145373A Pending JP2003037311A (ja) | 2002-05-20 | 2002-05-20 | ホール素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003037311A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8000062B2 (en) | 2008-12-30 | 2011-08-16 | Hitachi Global Storage Technologies Netherlands B.V. | Enhanced magnetoresistance and localized sensitivity by gating in lorentz magnetoresistors |
-
2002
- 2002-05-20 JP JP2002145373A patent/JP2003037311A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8000062B2 (en) | 2008-12-30 | 2011-08-16 | Hitachi Global Storage Technologies Netherlands B.V. | Enhanced magnetoresistance and localized sensitivity by gating in lorentz magnetoresistors |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20060207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060301 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060606 |