JPH08220202A - ホール素子および電気量測定装置 - Google Patents
ホール素子および電気量測定装置Info
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- JPH08220202A JPH08220202A JP7024062A JP2406295A JPH08220202A JP H08220202 A JPH08220202 A JP H08220202A JP 7024062 A JP7024062 A JP 7024062A JP 2406295 A JP2406295 A JP 2406295A JP H08220202 A JPH08220202 A JP H08220202A
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Abstract
(57)【要約】
【目的】 特性のばらつきが少ないホール素子、および
測定誤差が少ない電気量測定装置を提供する。 【構成】 半導体基板上に形成された一対の電流入力電
極と、一対の電圧出力電極を有するホール素子におい
て、前記一対の電流入力電極間に形成された少なくとも
１個以上のゲート電極と、このゲート電極に接近して設
けられた少なくとも１個以上の電圧検出電極とを有す
る。 【効果】 特性のばらつきが少ないホール素子を得るこ
とができる。また、このホール素子を用いて精度が高い
電気量測定装置を構成することができる。
測定誤差が少ない電気量測定装置を提供する。 【構成】 半導体基板上に形成された一対の電流入力電
極と、一対の電圧出力電極を有するホール素子におい
て、前記一対の電流入力電極間に形成された少なくとも
１個以上のゲート電極と、このゲート電極に接近して設
けられた少なくとも１個以上の電圧検出電極とを有す
る。 【効果】 特性のばらつきが少ないホール素子を得るこ
とができる。また、このホール素子を用いて精度が高い
電気量測定装置を構成することができる。
Description
【０００１】
【産業上の利用分野】本発明はホール素子の出力電圧が
入力電流あるいは磁界に比例することを利用した電流
計、磁束計、角変位計および出力電圧が入力電流と磁界
の積に比例することを利用した乗算器、電力計、位相計
などの電気量測定装置、およびこれらの電気量測定装置
に使用するホール素子の特性改善に関する。
入力電流あるいは磁界に比例することを利用した電流
計、磁束計、角変位計および出力電圧が入力電流と磁界
の積に比例することを利用した乗算器、電力計、位相計
などの電気量測定装置、およびこれらの電気量測定装置
に使用するホール素子の特性改善に関する。
【０００２】
【従来の技術】ホール素子に電流を流し、これと直交す
る方向に磁界を作用させると電流と磁界の方向を含む面
に直交する方向にホール起電力が発生することが知られ
ている。このような半導体のホール効果を利用した各種
の電気量測定装置が広く用いられている。以下、このよ
うなホール素子について図７を用いて説明する。同図
（ａ）はホール素子の平面図であって、磁界が加えられ
ていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリ
アが直進するが、磁界が加えられるとローレンツ力によ
り進路が曲げられてキャリアは斜行するようなる。この
結果、両側面での電荷が不平衡になって生じたホール電
界が線積分された結果がホール起電力として電圧出力電
極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール
電界が外部から加えられている磁界とは反対方向のロー
レンツ力をキャリアに及ぼすので、キャリアは定常状態
としては直進するようになる。しかし、キャリアはすべ
て同じ速度で移動せずにある速度分布をもっているの
で、平均速度以外のキャリアはローレンツ力がつり合わ
ず、電流通路が曲げられて長くなるために電気抵抗が増
加する。この電気抵抗の変化は磁界強度や電流値に依存
するほか、製造過程に基づく残留歪み、温度変化、経年
変化などによって発生し、オフセット電圧として現れ
る。例えば、特開平６−１７４７６５号のように、ゲー
ト電極ＰＧ1 ，ＰＧ2に外部から所定の電圧を印加する
ことによりキャリアの通路を修正してオフセット電圧を
消去することができる。４はオフセット補償回路であっ
て、例えば、特開平６−１７４７６５号のように、被測
定系の電圧極性を検出して減算回路３から得られるホー
ル素子出力電圧を、その極性が常に被測定電圧の極性と
一致するように切り換えて積分することによりオフセッ
ト電圧を取り出し、オフセット電圧が零になるようにゲ
ート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオ
フセット電圧を消去する。
る方向に磁界を作用させると電流と磁界の方向を含む面
に直交する方向にホール起電力が発生することが知られ
ている。このような半導体のホール効果を利用した各種
の電気量測定装置が広く用いられている。以下、このよ
うなホール素子について図７を用いて説明する。同図
（ａ）はホール素子の平面図であって、磁界が加えられ
ていないときは電流入力電極ＰＩ1 ，ＰＩ2 間をキャリ
アが直進するが、磁界が加えられるとローレンツ力によ
り進路が曲げられてキャリアは斜行するようなる。この
結果、両側面での電荷が不平衡になって生じたホール電
界が線積分された結果がホール起電力として電圧出力電
極ＰＶ1 ，ＰＶ2 間に発生する。このとき生じたホール
電界が外部から加えられている磁界とは反対方向のロー
レンツ力をキャリアに及ぼすので、キャリアは定常状態
としては直進するようになる。しかし、キャリアはすべ
て同じ速度で移動せずにある速度分布をもっているの
で、平均速度以外のキャリアはローレンツ力がつり合わ
ず、電流通路が曲げられて長くなるために電気抵抗が増
加する。この電気抵抗の変化は磁界強度や電流値に依存
するほか、製造過程に基づく残留歪み、温度変化、経年
変化などによって発生し、オフセット電圧として現れ
る。例えば、特開平６−１７４７６５号のように、ゲー
ト電極ＰＧ1 ，ＰＧ2に外部から所定の電圧を印加する
ことによりキャリアの通路を修正してオフセット電圧を
消去することができる。４はオフセット補償回路であっ
て、例えば、特開平６−１７４７６５号のように、被測
定系の電圧極性を検出して減算回路３から得られるホー
ル素子出力電圧を、その極性が常に被測定電圧の極性と
一致するように切り換えて積分することによりオフセッ
ト電圧を取り出し、オフセット電圧が零になるようにゲ
ート電極ＰＧ1 ，ＰＧ2 に電圧を印加することによりオ
フセット電圧を消去する。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
のホール素子では、オフセット電圧を補償すべくオフセ
ット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電
圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位
が被測定電源電圧の変動に伴って変動するので、ホール
素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差
が被測定電源電圧の変動に同期して変動する。表１は、
例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、
電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入
力電極ＰＩ1 の電位ｖ1 が＋１Ｖから−１Ｖに変わった
ときのホール素子基板とゲート電極ＰＧ1 の電位差が−
２．２Ｖから−１．８Ｖに変化することを示したもので
ある。
のホール素子では、オフセット電圧を補償すべくオフセ
ット補償回路からゲート電極ＰＧ1 ，ＰＧ2 に所定の電
圧が印加されても、電流入力電極ＰＩ1 ，ＰＩ2 の電位
が被測定電源電圧の変動に伴って変動するので、ホール
素子基板とゲート電極ＰＧ1 ，ＰＧ2 との相対的電位差
が被測定電源電圧の変動に同期して変動する。表１は、
例えば、ゲート電極ＰＧ1 の電位ｖg が−２Ｖのとき、
電流入力電極ＰＩ2 の電位ｖ2 を０Ｖに固定し、電流入
力電極ＰＩ1 の電位ｖ1 が＋１Ｖから−１Ｖに変わった
ときのホール素子基板とゲート電極ＰＧ1 の電位差が−
２．２Ｖから−１．８Ｖに変化することを示したもので
ある。
【０００４】
【表１】 いま、電流入力電極ＰＩ1 ，ＰＩ2 間の距離を１とする
とき、ゲート電極ＰＧ1 と電流入力電極ＰＩ2 間の距離
をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ1 直下の
ホール素子基板電位ｖ0 およびホール素子基板とゲート
電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）
式で表すことができる。
とき、ゲート電極ＰＧ1 と電流入力電極ＰＩ2 間の距離
をａ（０＜ａ＜１）で表すと、ゲート電極ＰＧ1 直下の
ホール素子基板電位ｖ0 およびホール素子基板とゲート
電極ＰＧ1 との電位差ｖG は、それぞれ（１），（２）
式で表すことができる。
【０００５】 ｖ0 ＝ａｖ1 ＋（１−ａ）ｖ2 （１） ｖG ＝ｖg −ｖ0 （２） 表１の例はａ＝０．２の場合である。このように電流入
力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール
素子基板とゲート電極ＰＧ1 との電位差ｖG が変動する
ので、オフセット電圧を補償することができないという
問題があった。
力電極ＰＩ1 ，ＰＩ2 に印加される電圧によってホール
素子基板とゲート電極ＰＧ1 との電位差ｖG が変動する
ので、オフセット電圧を補償することができないという
問題があった。
【０００６】また、半導体製造時のマスクパターンのず
れに伴うホール素子の特性のばらつき、および製造後の
機械的なひずみによるピエゾ効果のためにオフセットが
発生し、電気抵抗のばらつきが生じるという問題があっ
た。
れに伴うホール素子の特性のばらつき、および製造後の
機械的なひずみによるピエゾ効果のためにオフセットが
発生し、電気抵抗のばらつきが生じるという問題があっ
た。
【０００７】本発明はこのような従来の問題を解決する
ためになされたもので、電流入力電極に印加される電圧
によってホール素子基板とゲート電極との電位差が変動
しないホール素子と特性のばらつきが少ないホール素
子、ならびに測定誤差を減少させることができる電気量
測定装置を提供することを目的とする。
ためになされたもので、電流入力電極に印加される電圧
によってホール素子基板とゲート電極との電位差が変動
しないホール素子と特性のばらつきが少ないホール素
子、ならびに測定誤差を減少させることができる電気量
測定装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明は、半導体基板上に形成された
一対の電流入力電極と、一対の電圧出力電極を有するホ
ール素子において、前記一対の電流入力電極間に形成さ
れた少なくとも１個以上のゲート電極と、このゲート電
極に接近して設けられた少なくとも１個以上の電圧検出
電極とを備えたことを要旨とする。
め、請求項１記載の発明は、半導体基板上に形成された
一対の電流入力電極と、一対の電圧出力電極を有するホ
ール素子において、前記一対の電流入力電極間に形成さ
れた少なくとも１個以上のゲート電極と、このゲート電
極に接近して設けられた少なくとも１個以上の電圧検出
電極とを備えたことを要旨とする。
【０００９】また、請求項２記載の発明は、半導体基板
上に形成された一対の電流入力電極と、一対の電圧出力
電極を有するホール素子において、前記一対の電流入力
電極間に形成された少なくとも１個以上のゲート電極
と、このゲート電極に接近し、かつ、ゲート電極を囲む
ように凹形形状に形成された電流入力電極とを備えたこ
とを要旨とする。
上に形成された一対の電流入力電極と、一対の電圧出力
電極を有するホール素子において、前記一対の電流入力
電極間に形成された少なくとも１個以上のゲート電極
と、このゲート電極に接近し、かつ、ゲート電極を囲む
ように凹形形状に形成された電流入力電極とを備えたこ
とを要旨とする。
【００１０】また、請求項３記載の発明は、請求項１ま
たは請求項２記載のホール素子を同一の半導体基板上
に、点対称の位置に複数個形成したことを要旨とする。
たは請求項２記載のホール素子を同一の半導体基板上
に、点対称の位置に複数個形成したことを要旨とする。
【００１１】また、請求項４記載の発明は、請求項１記
載のホール素子の電圧検出電極の電位を常に接地電位に
保持するように前記一対の電流入力電極のいずれか一方
の電極の電位を制御する電極電位制御手段を備えたこと
を要旨とする。
載のホール素子の電圧検出電極の電位を常に接地電位に
保持するように前記一対の電流入力電極のいずれか一方
の電極の電位を制御する電極電位制御手段を備えたこと
を要旨とする。
【００１２】また、請求項５記載の発明は、請求項１、
請求項２または請求項３記載のホール素子を備えたこと
を要旨とする。
請求項２または請求項３記載のホール素子を備えたこと
を要旨とする。
【００１３】
【作用】請求項１記載の発明はこのような手段を講じた
ことにより、ゲート電極近傍のホール素子基板電位を検
出することができる。
ことにより、ゲート電極近傍のホール素子基板電位を検
出することができる。
【００１４】また、請求項２記載の発明はこのような手
段を講じたことにより、ゲート電極を囲むように凹形形
状に形成された電流入力電極とゲート電極をほぼ同電位
に保持することができる。
段を講じたことにより、ゲート電極を囲むように凹形形
状に形成された電流入力電極とゲート電極をほぼ同電位
に保持することができる。
【００１５】また、請求項３記載の発明はこのような手
段を講じたことにより、半導体製造時のホール素子の幾
何学的配置に伴う誤差を減少させることができる。
段を講じたことにより、半導体製造時のホール素子の幾
何学的配置に伴う誤差を減少させることができる。
【００１６】また、請求項４記載の発明はこのような手
段を講じたことにより、電気量測定装置において、被測
定電源電圧波形の変動の影響を受けずにホール素子のオ
フセット電圧を補償することができる。
段を講じたことにより、電気量測定装置において、被測
定電源電圧波形の変動の影響を受けずにホール素子のオ
フセット電圧を補償することができる。
【００１７】また、請求項５記載の発明はこのような手
段を講じたことにより、電気量測定装置におけるホール
素子のオフセット、および特性のばらつきに伴う誤差を
減少させることができる。
段を講じたことにより、電気量測定装置におけるホール
素子のオフセット、および特性のばらつきに伴う誤差を
減少させることができる。
【００１８】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は請求項１記載の発明のホール素子の一実施
例における構造を示す平面図である。同図において、１
ａはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成
された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の流
れ方向に直交する位置に同じ半導体基板上に形成された
一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極Ｐ
Ｉ1 ，ＰＩ2 間に形成されたゲート電極、ＰＳ1 はゲー
ト電極ＰＧ1 ，ＰＧ2 に接近して設けられた電圧検出電
極である。
する。図１は請求項１記載の発明のホール素子の一実施
例における構造を示す平面図である。同図において、１
ａはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上に形成
された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電流の流
れ方向に直交する位置に同じ半導体基板上に形成された
一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力電極Ｐ
Ｉ1 ，ＰＩ2 間に形成されたゲート電極、ＰＳ1 はゲー
ト電極ＰＧ1 ，ＰＧ2 に接近して設けられた電圧検出電
極である。
【００１９】したがって、以上のように構成されたホー
ル素子では、電圧検出電極ＰＳ1 の電位からゲート電極
ＰＧ1 ，ＰＧ2 近傍の電位を知ることができる。
ル素子では、電圧検出電極ＰＳ1 の電位からゲート電極
ＰＧ1 ，ＰＧ2 近傍の電位を知ることができる。
【００２０】図２は請求項２記載の発明のホール素子の
一実施例における構造を示す平面図である。同図におい
て、１ｂはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上
に形成された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電
流の流れ方向に直交する位置に同じ半導体基板上に形成
された一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力
電極ＰＩ1 ，ＰＩ2 間に形成されたゲート電極である。
一対の電流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の
近傍に設けられている方の電流入力電極ＰＩ2はゲート
電極ＰＧ1 ，ＰＧ2 に接近し、かつ、ゲート電極Ｐ
Ｇ1 ，ＰＧ2 を囲むように凹形形状に形成されている。
一実施例における構造を示す平面図である。同図におい
て、１ｂはホール素子、ＰＩ1 ，ＰＩ2 は半導体基板上
に形成された一対の電流入力電極、ＰＶ1 ，ＰＶ2 は電
流の流れ方向に直交する位置に同じ半導体基板上に形成
された一対の電圧出力電極、ＰＧ1 ，ＰＧ2 は電流入力
電極ＰＩ1 ，ＰＩ2 間に形成されたゲート電極である。
一対の電流入力電極のうちゲート電極ＰＧ1 ，ＰＧ2 の
近傍に設けられている方の電流入力電極ＰＩ2はゲート
電極ＰＧ1 ，ＰＧ2 に接近し、かつ、ゲート電極Ｐ
Ｇ1 ，ＰＧ2 を囲むように凹形形状に形成されている。
【００２１】したがって、以上のように構成されたホー
ル素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入
力電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。
ル素子では、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入
力電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。
【００２２】図３は請求項４記載の発明の一実施例の構
成を示すブロック構成図であって、電力計として使用す
る場合の一例である。同図において、１ａは請求項１記
載のホール素子であって、被測定系の電流は磁界強度に
変換されて同図の紙面と直交する方向に磁界Ｂa として
加えられる。２は被測定系の電源電圧を電流入力端子Ｐ
Ｉ1 へ印加するために電圧変換とインピーダンス変換を
する入力回路、３は電圧出力電極ＰＶ1 ，ＰＶ2 から出
力されるホール起電力の同相分を除去して差分出力を得
る減算回路である。４は被測定系の電圧極性を検出して
減算回路３から得られるホール起電力を、その極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することによりオフセット電圧を取り出し、オフ
セット電圧が零になるようにゲート電極ＰＧ1 に電圧を
印加するオフセット補償回路である。５は電圧検出電極
ＰＳ1 の電位を接地電位に保持するように電流入力電極
ＰＩ2 の電位を制御する電極電位制御手段として使われ
ている演算増幅回路である。
成を示すブロック構成図であって、電力計として使用す
る場合の一例である。同図において、１ａは請求項１記
載のホール素子であって、被測定系の電流は磁界強度に
変換されて同図の紙面と直交する方向に磁界Ｂa として
加えられる。２は被測定系の電源電圧を電流入力端子Ｐ
Ｉ1 へ印加するために電圧変換とインピーダンス変換を
する入力回路、３は電圧出力電極ＰＶ1 ，ＰＶ2 から出
力されるホール起電力の同相分を除去して差分出力を得
る減算回路である。４は被測定系の電圧極性を検出して
減算回路３から得られるホール起電力を、その極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することによりオフセット電圧を取り出し、オフ
セット電圧が零になるようにゲート電極ＰＧ1 に電圧を
印加するオフセット補償回路である。５は電圧検出電極
ＰＳ1 の電位を接地電位に保持するように電流入力電極
ＰＩ2 の電位を制御する電極電位制御手段として使われ
ている演算増幅回路である。
【００２３】次に、以上のように構成された電力計の動
作について説明する。被測定系の電流は磁界強度に変換
されて同図の紙面と直交する方向に磁界Ｂa として加え
られる。被測定系の電源電圧は入力回路２によって電圧
変換とインピーダンス変換が行われ、電流入力端子ＰＩ
1 へ印加される。被測定系の電流と電圧の積に比例する
ホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力さ
れ、減算回路３によりホール起電力の同相分が除去され
て出力端子ＴOUT およびオフセット補償回路４へ出力さ
れる。オフセット補償回路４は被測定系の電圧極性を検
出して減算回路３から得られるホール起電力の極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することにより、オフセット電圧に比例する直流
電圧を取り出す。そして、このオフセット電圧に比例す
る電圧が零になるようにゲート電極ＰＧ1 へ印加する電
圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール
素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2
の電位を比例配分した（１）式で与えられるｖ0 である
から、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ
2 の変動に伴って変化する。したがって、ホール素子基
板とゲート電極ＰＧ1 との電位差ｖG を所定の値に設定
するためにはゲート電極ＰＧ1 直下のホール素子基板部
の電位を一定値に保持する必要がある。そこで、演算増
幅回路５によりゲート電極ＰＧ1 に近接する電圧検出電
極ＰＳ1 の電位を一定値（本実施例では接地電位）に保
持するように電流入力電極ＰＩ2 の電位を制御すること
により、被測定電圧の影響を受けないようにホール素子
基板とゲート電極ＰＧ1 との電位差ｖG を所定の値に保
持することができるので、オフセット電圧を効果的に消
去した電力計を構成することができる。
作について説明する。被測定系の電流は磁界強度に変換
されて同図の紙面と直交する方向に磁界Ｂa として加え
られる。被測定系の電源電圧は入力回路２によって電圧
変換とインピーダンス変換が行われ、電流入力端子ＰＩ
1 へ印加される。被測定系の電流と電圧の積に比例する
ホール起電力が電圧出力電極ＰＶ1 ，ＰＶ2 から出力さ
れ、減算回路３によりホール起電力の同相分が除去され
て出力端子ＴOUT およびオフセット補償回路４へ出力さ
れる。オフセット補償回路４は被測定系の電圧極性を検
出して減算回路３から得られるホール起電力の極性が常
に被測定系の電源電圧の極性と一致するように切り換え
て積分することにより、オフセット電圧に比例する直流
電圧を取り出す。そして、このオフセット電圧に比例す
る電圧が零になるようにゲート電極ＰＧ1 へ印加する電
圧を制御する。しかし、ゲート電極ＰＧ1 直下のホール
素子基板部の電位は電流入力電極ＰＩ1 の電位とＰＩ2
の電位を比例配分した（１）式で与えられるｖ0 である
から、電流入力電極ＰＩ1 の電位ｖ1 とＰＩ2 の電位ｖ
2 の変動に伴って変化する。したがって、ホール素子基
板とゲート電極ＰＧ1 との電位差ｖG を所定の値に設定
するためにはゲート電極ＰＧ1 直下のホール素子基板部
の電位を一定値に保持する必要がある。そこで、演算増
幅回路５によりゲート電極ＰＧ1 に近接する電圧検出電
極ＰＳ1 の電位を一定値（本実施例では接地電位）に保
持するように電流入力電極ＰＩ2 の電位を制御すること
により、被測定電圧の影響を受けないようにホール素子
基板とゲート電極ＰＧ1 との電位差ｖG を所定の値に保
持することができるので、オフセット電圧を効果的に消
去した電力計を構成することができる。
【００２４】したがって、以上のような実施例の構成に
よれば、被測定系の電源電圧値の如何に関わらず電力値
に正しく比例する電圧出力を得ることができる。
よれば、被測定系の電源電圧値の如何に関わらず電力値
に正しく比例する電圧出力を得ることができる。
【００２５】図４は請求項４記載の発明の他の実施例の
構成を示すブロック構成図である。同図において、１ｂ
は請求項２記載の発明のホール素子、以下、入力回路
２、減算回路３、オフセット補償回路４はいずれも図３
の同一符号を付した構成要素と同一であり、その動作も
図３における上述の説明と同一であるから説明を省略す
る。本実施例ではゲート電極ＰＧ1 ，ＰＧ2 に接近して
ゲート電極ＰＧ1 ，ＰＧ2 を囲むように電流入力電極Ｐ
Ｉ2 を凹形形状に形成しているホール素子１ｂを用いて
いるので、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入力
電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。
構成を示すブロック構成図である。同図において、１ｂ
は請求項２記載の発明のホール素子、以下、入力回路
２、減算回路３、オフセット補償回路４はいずれも図３
の同一符号を付した構成要素と同一であり、その動作も
図３における上述の説明と同一であるから説明を省略す
る。本実施例ではゲート電極ＰＧ1 ，ＰＧ2 に接近して
ゲート電極ＰＧ1 ，ＰＧ2 を囲むように電流入力電極Ｐ
Ｉ2 を凹形形状に形成しているホール素子１ｂを用いて
いるので、ゲート電極ＰＧ1 ，ＰＧ2 の電位と電流入力
電極ＰＩ2 の電位をほぼ同電位に保持することができ
る。
【００２６】したがって、このような実施例の構成では
電流入力電極ＰＩ2 の電位を一定値（例えば接地電位）
に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2 直下
の電位もほぼ一定値に保持されるので、オフセット電圧
の補正を効果的に行った電力計を構成することができ
る。
電流入力電極ＰＩ2 の電位を一定値（例えば接地電位）
に保持することにより、ゲート電極ＰＧ1 ，ＰＧ2 直下
の電位もほぼ一定値に保持されるので、オフセット電圧
の補正を効果的に行った電力計を構成することができ
る。
【００２７】図５は同一の半導体基板６上に請求項１記
載の４個のホール素子１ａ−１，１ａ−２，１ａ−３お
よび１ａ−４を点対称の位置に形成した一実施例におけ
る構造を示す平面図である。ホール素子１ａ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1 ，Ｐ
Ｇ2 、電圧検出電極をＰＳ1iとするとき、電圧出力端子
Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，３，
４）がすべて並列に接続され、同様に、電圧出力端子Ｖ
2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，３，
４）がすべて並列に接続されている。また、電流入力端
子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ
1i（ｉ＝１，２，３，４）および４個の電流入力電極Ｐ
Ｉ2i（ｉ＝１，２，３，４）がすべて並列に接続されて
いる。また、電圧検出端子Ｓ1 には４個の電圧検出電極
ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続され
ている。
載の４個のホール素子１ａ−１，１ａ−２，１ａ−３お
よび１ａ−４を点対称の位置に形成した一実施例におけ
る構造を示す平面図である。ホール素子１ａ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1 ，Ｐ
Ｇ2 、電圧検出電極をＰＳ1iとするとき、電圧出力端子
Ｖ1 には４個の電圧出力電極ＰＶ1i（ｉ＝１，２，３，
４）がすべて並列に接続され、同様に、電圧出力端子Ｖ
2 には４個の電圧出力電極ＰＶ2i（ｉ＝１，２，３，
４）がすべて並列に接続されている。また、電流入力端
子Ｉ1 とＩ2 にはそれぞれ４個の電流入力電極ＰＩ
1i（ｉ＝１，２，３，４）および４個の電流入力電極Ｐ
Ｉ2i（ｉ＝１，２，３，４）がすべて並列に接続されて
いる。また、電圧検出端子Ｓ1 には４個の電圧検出電極
ＰＳ1i（ｉ＝１，２，３，４）がすべて並列に接続され
ている。
【００２８】したがって、このような実施例の構成で
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
【００２９】図６は同一の半導体基板７上に請求項２記
載の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３お
よび１ｂ−４を点対称の位置に形成した一実施例におけ
る構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，Ｐ
Ｇ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出力
電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接続
され、同様に、電圧出力端子Ｖ2 には４個の電圧出力電
極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続さ
れている。また、電流入力端子Ｉ1 とＩ2 にはそれぞれ
４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）およ
び４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）が
すべて並列に接続されている。また、ゲート端子Ｇ1 と
Ｇ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，
２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，
２，３，４）がすべて並列に接続されている。
載の４個のホール素子１ｂ−１，１ｂ−２，１ｂ−３お
よび１ｂ−４を点対称の位置に形成した一実施例におけ
る構造を示す平面図である。ホール素子１ｂ−ｉ（ｉ＝
１，２，３，４）の電流入力電極をＰＩ1i，ＰＩ2i、電
圧出力電極をＰＶ1i，ＰＶ2i、ゲート電極をＰＧ1i，Ｐ
Ｇ2iとするとき、電圧出力端子Ｖ1 には４個の電圧出力
電極ＰＶ1i（ｉ＝１，２，３，４）がすべて並列に接続
され、同様に、電圧出力端子Ｖ2 には４個の電圧出力電
極ＰＶ2i（ｉ＝１，２，３，４）がすべて並列に接続さ
れている。また、電流入力端子Ｉ1 とＩ2 にはそれぞれ
４個の電流入力電極ＰＩ1i（ｉ＝１，２，３，４）およ
び４個の電流入力電極ＰＩ2i（ｉ＝１，２，３，４）が
すべて並列に接続されている。また、ゲート端子Ｇ1 と
Ｇ2 にはそれぞれ４個のゲート電極ＰＧ1i（ｉ＝１，
２，３，４）および４個のゲート電極ＰＧ2i（ｉ＝１，
２，３，４）がすべて並列に接続されている。
【００３０】したがって、このような実施例の構成で
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
は、半導体製造時のマスクパターンのずれに伴うホール
素子の特性のばらつき、および製造後の機械的なひずみ
による起電力や電気抵抗が相殺されるのでオフセットを
減少させることができる。
【００３１】
【発明の効果】以上説明したように請求項１記載の発明
によれば、ゲート電極近傍のホール素子基板電位を検出
することができる。
によれば、ゲート電極近傍のホール素子基板電位を検出
することができる。
【００３２】また、請求項２記載の発明によれば、ゲー
ト電極と電流入力電極をほぼ同電位に保持することがで
きる。
ト電極と電流入力電極をほぼ同電位に保持することがで
きる。
【００３３】また、請求項３記載の発明によれば、ホー
ル素子の特性のばらつき、および機械的なひずみによる
起電力や電気抵抗を相殺し、オフセットが少ないホール
素子を構成することができる。
ル素子の特性のばらつき、および機械的なひずみによる
起電力や電気抵抗を相殺し、オフセットが少ないホール
素子を構成することができる。
【００３４】また、請求項４および請求項５記載の発明
によれば、精度の高い電気量測定装置を構成することが
できる。
によれば、精度の高い電気量測定装置を構成することが
できる。
【図１】請求項１記載の発明のホール素子の一実施例に
おける平面図である。
おける平面図である。
【図２】請求項２記載の発明のホール素子の一実施例に
おける平面図である。
おける平面図である。
【図３】請求項４記載の発明の電気量測定装置の一実施
例における構成を示すブロック構成図である。
例における構成を示すブロック構成図である。
【図４】請求項５記載の発明の電気量測定装置の一実施
例における構成を示すブロック構成図である。
例における構成を示すブロック構成図である。
【図５】請求項３記載の発明のホール素子の一実施例に
おける平面図である。
おける平面図である。
【図６】請求項３記載の発明のホール素子の他の実施例
における平面図である。
における平面図である。
【図７】従来のホール素子の構造を示す平面図および電
気量測定装置のブロック構成図である。
気量測定装置のブロック構成図である。
１ ホール素子 ２ 入力回路 ３ 減算回路 ４ オフセット補償回路 ５ 演算増幅回路 Ｉ1 ，Ｉ2 電流入力端子 Ｖ1 ，Ｖ2 電圧出力端子 Ｇ1 ，Ｇ2 ゲート端子 Ｓ1 電圧検出端子 ＰＩ1 ，ＰＩ2 電流入力電極 ＰＶ1 ，ＰＶ2 電圧出力電極 ＰＧ1 ，ＰＧ2 ゲート電極 ＰＳ1 電圧検出電極
Claims (5)
- 【請求項１】 半導体基板上に形成された一対の電流入
力電極と、一対の電圧出力電極を有するホール素子にお
いて、前記一対の電流入力電極間に形成された少なくと
も１個以上のゲート電極と、このゲート電極に接近して
設けられた少なくとも１個以上の電圧検出電極とを備え
たことを特徴とするホール素子。 - 【請求項２】 半導体基板上に形成された一対の電流入
力電極と、一対の電圧出力電極を有するホール素子にお
いて、前記一対の電流入力電極間に形成された少なくと
も１個以上のゲート電極と、このゲート電極に接近し、
かつ、ゲート電極を囲むように凹形形状に形成された電
流入力電極とを備えたことを特徴とするホール素子。 - 【請求項３】 請求項１または請求項２記載のホール素
子を同一の半導体基板上に点対称の位置に複数個形成し
たことを特徴とするホール素子。 - 【請求項４】 請求項１記載のホール素子の電圧検出電
極の電位を常に接地電位に保持するように前記一対の電
流入力電極のいずれか一方の電極の電位を制御する電極
電位制御手段を備えたことを特徴とする電気量測定装
置。 - 【請求項５】 請求項１、請求項２または請求項３記載
のホール素子を備えたことを特徴とする電気量測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02406295A JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02406295A JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002145370A Division JP3819323B2 (ja) | 2002-05-20 | 2002-05-20 | ホール素子及び電気量測定装置 |
| JP2002145373A Division JP2003037311A (ja) | 2002-05-20 | 2002-05-20 | ホール素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08220202A true JPH08220202A (ja) | 1996-08-30 |
| JP3323875B2 JP3323875B2 (ja) | 2002-09-09 |
Family
ID=12127966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02406295A Expired - Fee Related JP3323875B2 (ja) | 1995-02-13 | 1995-02-13 | ホール素子および電気量測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3323875B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015520364A (ja) * | 2012-05-07 | 2015-07-16 | メレクシス・テクノロジーズ・ナムローゼフェンノートシャップ | 等方性応力を検出してピエゾホール効果の補償を提供する方法及びデバイス |
-
1995
- 1995-02-13 JP JP02406295A patent/JP3323875B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015520364A (ja) * | 2012-05-07 | 2015-07-16 | メレクシス・テクノロジーズ・ナムローゼフェンノートシャップ | 等方性応力を検出してピエゾホール効果の補償を提供する方法及びデバイス |
| US9857247B2 (en) | 2012-05-07 | 2018-01-02 | Melexis Technologies Nv | Method and device for sensing isotropic stress and providing a compensation for the piezo-hall effect |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3323875B2 (ja) | 2002-09-09 |
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