JP7239308B2 - 半導体装置及びその調整方法 - Google Patents

Description

本発明は、半導体装置及びその調整方法に関し、特に、水平方向の磁界を検知する縦型ホール素子を有する半導体装置及びその調整方法に関する。

ホール素子は、磁気センサとして非接触での位置検知や角度検知が可能であることから様々な用途に用いられている。中でも半導体基板表面に対して垂直な磁界成分（垂直磁場）を検知する横型ホール素子を用いた磁気センサが一般に良く知られているが、半導体基板の表面に対して平行な磁界成分（水平磁場）を検知する縦型ホール素子を用いた磁気センサも各種提案されている。

縦型ホール素子では、幾何学的な対称性の高い構造をとることが難しいため、磁界が印加されていないときにおいても出力される、いわゆるオフセット電圧が横型ホール素子以上に発生しやすい。そのため、磁気センサとして用いる場合には、かかるオフセット電圧を除去する必要があり、その方法として、スピニングカレント法が知られている。

スピニングカレント法を用いてオフセット電圧を除去する方法として、例えば、特許文献１には、図６に示すように、同様の構成の２つ（複数）の縦型ホール素子３００と縦型ホール素子４００とを並行に配置し、縦型ホール素子３００の電極３１１～３１５及び縦型ホール素子４００の電極４１１～４１５を配線Ｗ１～Ｗ６により図示のように接続し、スピニングカレント法を行うことが開示されている。これにより、スピニングカレント法の実行時に、電流の方向を切り替えた各フェーズのいずれにおいても電流経路の抵抗が等しくなり、オフセット電圧の除去精度を向上させることができるとしている。

欧州特許第１４３８７５５号明細書

しかしながら、特許文献１の方法では、以下のような問題が生じる。

複数の縦型ホール素子の特性が全く同じである場合には、上述のとおり、スピニングカレント法の実行時の各フェーズのいずれにおいても電流経路の抵抗が等しくなるため、オフセット電圧を精度よく除去することが可能である。

しかし、複数の縦型ホール素子は、同一基板上に半導体製造プロセスによって同時に形成されるものの、不純物の濃度分布等を複数の縦型ホール素子間で完全に同一にすることは極めて難しい。このため、複数の縦型ホール素子間には特性ばらつきが生じることとなる。したがって、スピニングカレント法の実行時の各フェーズにおいて、電流経路の抵抗は完全には等しくならず、オフセットキャンセルの精度は、それほど向上しない。

したがって、本発明は、より高精度に、スピニングカレント法によるオフセットキャンセルを実現することが可能な縦型ホール素子を有する半導体装置を提供することを目的とする。

本発明の半導体装置は、半導体基板の第１の領域に設けられ、第１の直線上に所定の間
隔を置いて配置された第１の複数の電極を有する第１の縦型ホール素子と、前記半導体基
板の前記第１の領域とは異なる第２の領域に設けられ、前記第１の直線と平行な第２の直線上に前記所定の間隔を置いて配置された前記第１の複数の電極と同じ数の第２の複数の
電極を有する第２の縦型ホール素子と、前記第１の縦型ホール素子を駆動する第１の駆動
電源と、前記第１の駆動電源とは別に設けられ、前記第２の縦型ホール素子を駆動する第
２の駆動電源と、前記第１の縦型ホール素子からの出力電圧を増幅する第１のアンプと、前記第１のアンプとは別に設けられ、前記第２の縦型ホール素子からの出力電圧を増幅する第２のアンプと、前記第１のアンプの出力信号と前記第２のアンプの出力信号とを加算する加算器と、前記第１及び第２の駆動電源により前記第１及び第２の縦型ホール素子それぞれに流す電流の方向を第１の状態としたときに前記加算器から出力される第１の出力電圧を保持し、前記第１及び第２の駆動電源により前記第１及び第２の縦型ホール素子それぞれに流す電流の方向を第２の状態としたときに前記加算器から出力される第２の出力電圧と前記第１の出力電圧とを加算または減算して、当該加算または減算結果を最終出力電圧として出力するサンプルホールド回路と、一方の入力端子に前記最終出力電圧が入力され、他方の入力端子に所定の基準電圧が入力され、前記最終出力電圧と前記基準電圧とを比較した結果を出力信号として出力する比較器を備え、前記第１の駆動電源と前記第２の駆動電源のうち少なくとも一方は、前記比較器の出力信号に応じてその電流値または電圧値が切り替えられることを特徴とする。

本発明によれば、第１及び第２の縦型ホール素子がそれぞれ別々の駆動電源で独立に駆動されるため、第１及び第２の駆動電源を適宜調整することにより、半導体製造プロセス上で生じる第１及び第２の縦型ホール素子の特性誤差を補償することができる。したがって、第１及び第２の縦型ホール素子の特性を実質的に同一にした状態でスピニングカレント法を実行することができることから、高精度なオフセットキャンセルが可能となる。

本発明の実施形態の縦型ホール素子を有する半導体装置を説明するための概略図である。 本発明の実施形態の縦型ホール素子を有する半導体装置を説明するための概略図である。 本発明の実施形態の縦型ホール素子の構造の一例を示す断面図であり、図１に示す半導体装置のＬ－Ｌ線に沿った断面に対応する図である。 図１に示す半導体装置にヒステリシス特性を付加する場合の具体的な構成例を説明するための概略図である。 図４に示す半導体装置の磁電変換特性を説明するための図である。 従来技術による縦型ホール素子を有する半導体装置を説明するための概略図である。

以下、図面を参照しながら本発明を実施するための形態について詳細に説明する。

図１及び図２は、本発明の実施形態の縦型ホール素子を有する半導体装置を説明するための概略図であり、図１は、スピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第１の状態とした場合（フェーズ１）を示し、図２は、スピニングカレント法の実行時において縦型ホール素子に流す電流の方向を第２の状態とした場合（フェーズ２）を示している。

図１及び図２に示すように、本実施形態の半導体装置は、縦型ホール素子１００及び２００と、縦型ホール素子１００及び２００それぞれに対して駆動電流を供給する駆動電源としての電流源１２０及び２２０と、縦型ホール素子１００及び２００から得られた信号を増幅するアンプ１１０及び２１０と、縦型ホール素子１００及び２００を駆動する電流の方向を切り替えるためのスイッチＳ１０～Ｓ１９及びＳ２０～Ｓ２９とを備えている。

縦型ホール素子１００及び２００は、それぞれ図１に示す直線Ｌ１－Ｌ１上及び直線Ｌ２－Ｌ２上に所定の間隔を置いて配置された５つの電極１１１～１１５及び２１１～２１５を備え、互いに略同一構造を有している。また、縦型ホール素子１００及び２００は、直線Ｌ１－Ｌ１と直線Ｌ２－Ｌ２とが互いに平行となるように配置されている。

電流源１２０は、スイッチＳ１０～Ｓ１４を介して縦型ホール素子１００に接続されるように構成されている。すなわち、電流源１２０の入力端がスイッチＳ１０を介して電極１１１に接続され、スイッチＳ１１を介して電極１１２に接続され、スイッチＳ１４を介して電極１１５に接続され、電流源１２０の出力端がスイッチＳ１２を介して電極１１３に接続され、スイッチＳ１３を介して電極１１４に接続されている。

一方、電流源２２０は、スイッチＳ２０～Ｓ２４を介して縦型ホール素子２００に接続されるように構成されている。すなわち、電流源２２０の入力端がスイッチＳ２２を介して電極２１３に接続され、スイッチＳ２３を介して電極２１４に接続され、電流源２２０の出力端がスイッチＳ２０を介して電極２１１に接続され、スイッチＳ２１を介して電極２１２に接続され、スイッチＳ２４を介して電極２１５に接続されている。

また、アンプ１１０は、スイッチＳ１５～Ｓ１９を介して縦型ホール素子１００に接続されるように構成されている。すなわち、アンプ１１０の非反転入力端子がスイッチＳ１６を介して電極１１２に接続され、スイッチＳ１７を介して電極１１３に接続され、アンプ１１０の反転入力端子がスイッチＳ１５を介して電極１１１に接続され、スイッチＳ１８を介して電極１１４に接続され、スイッチＳ１９を介して電極１１５に接続されている。

一方、アンプ２１０は、スイッチＳ２５～Ｓ２９を介して縦型ホール素子２００に接続されるように構成されている。すなわち、アンプ２１０の非反転入力端子がスイッチＳ２５を介して電極２１１に接続され、スイッチＳ２８を介して電極２１４に接続され、スイッチＳ２９を介して電極２１５に接続され、アンプ２１０の反転入力端子がスイッチＳ２６を介して電極２１２に接続され、スイッチＳ２７を介して電極２１３に接続されている。

縦型ホール素子１００と縦型ホール素子２００とは、半導体製造プロセスによって同一半導体基板上に同時に形成されるものである。ここで、縦型ホール素子１００及び２００の構造の一例ついて図３を用いて説明する。図３は、図１に示す半導体装置のＬ－Ｌ線に沿った断面に対応する図である。

図３に示すように、縦型ホール素子１００及び２００は、Ｐ型（第１導電型）の半導体基板１０１の領域ＲＡ及びＲＢにそれぞれ形成されている。領域ＲＡと領域ＲＢとは、半導体基板１０１上に設けられたＮ型（第２導電型）の半導体層１０２に形成されたＰ型の素子分離拡散層１０３によって互いに電気的に分離されている。縦型ホール素子１００の電極１１１～１１５及び縦型ホール素子２００の電極２１１～２１５は、領域ＲＡ及びＲＢそれぞれにおける半導体層１０２の表面に隣接して設けられた半導体層１０２よりも高濃度のＮ型の不純物領域により構成されている。

図３には示していないが、図１及び図２に示す電流源１２０及び１３０、アンプ１１０及び２１０、並びにスイッチＳ１０～Ｓ１９及びＳ２０～Ｓ２９も、半導体基板１０１の領域ＲＡ及びＲＢとは別の領域に、素子分離拡散層１０３により縦型ホール素子１００及び２００と電気的に分離されて形成されている。

なお、図３においては、縦型ホール素子１００と縦型ホール素子２００とを横方向に並べて配置、すなわち、図１に示す直線Ｌ１－Ｌ１と直線Ｌ２－Ｌ２とが同一直線となるように配置した例を示しているが、これに限らず、縦型ホール素子１００と縦型ホール素子２００とは、直線Ｌ１－Ｌ１と直線Ｌ２－Ｌ２とが平行になるように配置されればどのような配置であっても構わない。例えば、縦型ホール素子１００と縦型ホール素子２００とを縦方向に並べて配置、すなわち、図１及び図２において、縦型ホール素子１００を紙面上側に、縦型ホール素子２００を紙面下側に配置しても構わない。さらに、縦型ホール素子１００と縦型ホール素子２００とは、必ずしも隣接して配置される必要はなく、例えば、縦型ホール素子１００と縦型ホール素子２００との間に、電流源１２０、２２０やアンプ１１０、２１０等を配置することも可能である。

次に、本実施形態の半導体装置における縦型ホール素子１００及び２００を用いて、スピニングカレント法によりオフセットキャンセルを行う方法について説明する。磁場は、図１及び図２に示す矢印Ｂの方向に印加されている。

まず、図１に示すように、フェーズ１として、縦型ホール素子１００に接続されたスイッチＳ１０、Ｓ１２、Ｓ１４、Ｓ１６、Ｓ１８、及び縦型ホール素子２００に接続されたスイッチＳ２０、Ｓ２２、Ｓ２４、Ｓ２６、Ｓ２８をオンにし、縦型ホール素子１００に接続されたスイッチＳ１１、Ｓ１３、Ｓ１５、Ｓ１７、Ｓ１９、及び縦型ホール素子２００に接続されたスイッチＳ２１、Ｓ２３、Ｓ２５、Ｓ２７、Ｓ２９をオフにする。

これにより、縦型ホール素子１００には、電極１１３から両端の電極１１１及び１１５へ電流が流れるように電流源１２０から駆動電流が供給され（このときの電流の方向を「第１の電流方向」と呼ぶ）、電極１１２と電極１１４との間に電位差が生じる。スイッチＳ１６及びＳ１８がオンしており、アンプ１１０の非反転入力端子が電極１１２に接続され、反転入力端子が電極１１４に接続されていることから、アンプ１１０は、電極１１２と電極１１４との間の電位差を増幅して加算器１３０に出力する。

縦型ホール素子２００には、両端の電極２１１及び２１５から電極２１３へ電流が流れるように電流源２２０から駆動電流が供給され（このときの電流の方向を「第２の電流方向」と呼ぶ）、電極２１２と電極２１４との間に電位差が生じる。スイッチＳ２６及びＳ２８がオンしており、アンプ２１０の非反転入力端子が電極２１４に接続され、反転入力端子が電極２１２に接続されていることから、アンプ２１０は、電極２１４と電極２１２との間の電位差を増幅して加算器１３０に出力する。

加算器１３０は、アンプ１１０の出力信号とアンプ２１０の出力信号とを加算して、フェーズ１の出力電圧として出力端子１３１に出力電圧ＶＯＵＴ１を出力する。出力電圧ＶＯＵＴ１は、サンプルホールド回路等（図示せず）により保持される。

次に、図２に示すように、フェーズ２として、縦型ホール素子１００に接続されたスイッチＳ１１、Ｓ１３、Ｓ１５、Ｓ１７、Ｓ１９、及び縦型ホール素子２００に接続されたスイッチＳ２１、Ｓ２３、Ｓ２５、Ｓ２７、Ｓ２９をオンにし、縦型ホール素子１００に接続されたスイッチＳ１０、Ｓ１２、Ｓ１４、Ｓ１６、Ｓ１８、及び縦型ホール素子２００に接続されたスイッチＳ２０、Ｓ２２、Ｓ２４、Ｓ２６、Ｓ２８をオフにする。

これにより、縦型ホール素子１００には、電極１１４から電極１１２へ電流が流れるように電流源１２０から駆動電流が供給され（このときの電流の方向を「第３の電流方向」と呼ぶ）、電極１１３と電極１１１及び１１５との間に電位差が生じる。スイッチＳ１５、Ｓ１７、Ｓ１９がオンしており、アンプ１１０の非反転入力端子が電極１１３に接続され、反転入力端子が電極１１１及び１１５に接続されていることから、アンプ１１０は、電極１１３と電極１１１及び１１５との間の電位差を増幅して加算器１３０に出力する。

縦型ホール素子２００には、電極２１２から電極２１４へ電流が流れるように電流源２２０から駆動電流が供給され（このときの電流の方向を「第４の電流方向」と呼ぶ）、電極２１１及び２１５と電極２１３との間に電位差が生じる。スイッチＳ２５、Ｓ２７、Ｓ２９がオンしており、アンプ２１０の非反転入力端子が電極２１１及び２１５に接続され、反転入力端子が電極２１３に接続されていることから、アンプ２１０は、電極２１１及び２１５と電極２１３との間の電位差を増幅して加算器１３０に出力する。

加算器１３０は、アンプ１１０の出力信号とアンプ２１０の出力信号とを加算して、フェーズ２の出力電圧として出力端子１３１に出力電圧ＶＯＵＴ２を出力する。

そして、フェーズ２で得られた出力電圧ＶＯＵＴ２からフェーズ１で得られた出力電圧ＶＯＵＴ１を減算処理することによりオフセット電圧が除去された最終出力電圧を得ることができる。

なお、上記説明においては、フェーズ１において、縦型ホール素子１００に第１の電流方向の駆動電流を供給し、縦型ホール素子２００に第２の電流方向の駆動電流を供給し、フェーズ２において、縦型ホール素子１００に第３の電流方向の駆動電流を供給し、縦型ホール素子２００に第４の電流方向の駆動電流を供給する例を示したが、駆動電流の供給方向はこれに限られない。スイッチの切り替え方を変更し、例えば、フェーズ１において、縦型ホール素子１００に第１の電流方向の駆動電流を供給し、縦型ホール素子２００に第４の電流方向の駆動電流を供給し、フェーズ２において、縦型ホール素子１００に第３の電流方向の駆動電流を供給し、縦型ホール素子２００に第２の電流方向の駆動電流を供給する等、駆動電流の供給方向は、適宜入れ替え可能であり、それに応じて得られた出力電圧を適宜加算または減算することによりオフセット電圧をキャンセルするようにしてもよい。

ここで、縦型ホール素子１００と縦型ホール素子２００とは、同一半導体基板上に半導体製造プロセスによって同時に形成されるものの、不純物の濃度分布等を両者の間で完全に同一にすることは非常に困難である。このため、縦型ホール素子１００と縦型ホール素子２００との間には特性ばらつきが生じている。

そこで、本実施形態では、縦型ホール素子１００と縦型ホール素子２００とをそれぞれ別々の電流源１２０と電流源２２０とを用いて駆動する構成としている。かかる構成により、縦型ホール素子１００と縦型ホール素子２００の駆動電流を別々に調整することができる。

すなわち、予め電流源１２０の電流値と電流源２２０の電流値とを同一の電流値（初期電流値と呼ぶ）とし、縦型ホール素子１００と縦型ホール素子２００のそれぞれに同一方向、同一電流量の駆動電流を供給したときのそれぞれの出力電圧を測定する。そして、測定された両出力電圧の相違に基づき、これを補正するように、電流源１２０の電流値と電流源２２０の電流値を調整する。これにより、実質的に縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償することができる。したがって、スピニングカレント法によるオフセットキャンセルを高精度に行うことが可能となる。なお、電流源１２０と電流源２２０の各電流値の調整は、例えば、電流源１２０の電流値を初期電流値からα増やし、電流源２２０の電流値を初期電流値からα減らして、トータルの電流値（駆動電流）が一定となるように調整することが好ましい。これにより、縦型ホール素子１００及び２００の出力側のアンプ１１０、２１０等の回路を調整する必要をなくすことができる。

また、本実施形態では、縦型ホール素子１００及び２００の出力をそれぞれ別々のアンプ１１０及び２１０によって増幅する構成としていることにより、アンプ１１０及び２１０それぞれのゲインを調整することによって、縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償することも可能である。

一方、図示は省略するが、縦型ホール素子１００及び２００の出力側を適宜結線し、出力電圧を１つアンプで増幅するように構成してもよい。この場合、上述のように２つのアンプ１１０及び２１０のゲインを調整することによる縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきの補償はできなくなるが、アンプを１つにできるため、回路規模を縮小することができる。

さらに、本実施形態によれば、磁場の検出状態に応じて、縦型ホール素子１００及び２００それぞれに供給する駆動電流、すなわち電流源１２０及び２２０の電流値を適宜調整することにより、最終出力電圧にヒステリシス特性を付加することも可能となる。そこで、以下に、電流源１２０及び２２０の電流値を調整して最終出力電圧にヒステリシス特性を付加する具体的な構成例を図４を用いて説明する。

図４は、図１及び図２に示す半導体装置の最終出力電圧にヒステリシス特性を付加する場合の具体的な構成例を示す図である。なお、図４は、図１と同じフェーズ１の状態を示しているが、フェーズ２の状態は図２と同様であるため、図示は省略する。また、図５は、図４に示す半導体装置の磁電変換特性を説明するための図である。

図４に示す半導体装置は、図１に示す半導体装置の構成に加え、サンプルホールド回路１４０と比較器１５０とをさらに有している。

サンプルホールド回路１４０は、上述のフェーズ１における出力電圧ＶＯＵＴ１を保持し、さらにフェーズ２における出力電圧ＶＯＵＴ２から保持しておいた出力電圧ＶＯＵＴ１を減算して、減算結果を最終出力電圧ＶＯＵＴとして出力する。

比較器１５０の非反転入力端子には、サンプルホールド回路１４０の出力電圧ＶＯＵＴが入力され、比較器１５０の反転入力端子には、基準電圧として接地端子１５１の接地電圧が入力され、電圧ＶＯＵＴと接地電圧とを比較した結果を出力信号ＣＭＰＯＵＴとして出力する。比較器１５０の出力信号ＣＭＰＯＵＴは、電流源１２０及び２２０に入力される。

電流源１２０及び２２０は、上述のように、縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償するために予め電流値が調整されており、比較器１５０の出力信号ＣＭＰＯＵＴに応じて、調整された状態の電流値を基準として、それぞれその電流値を２値の間で切り替えられるように構成されている。

ここで、比較器１５０は、反転入力端子に接地電圧（０Ｖ）が入力されているため、以下のように非反転入力端子の電圧ＶＯＵＴの電圧値に応じた出力信号ＣＭＰＯＵＴを出力する。
ＶＯＵＴ＞０のとき、ＣＭＰＯＵＴ＝“Ｈ”
ＶＯＵＴ＜０のとき、ＣＭＰＯＵＴ＝“Ｌ”

次に、図５を用いて本実施形態の動作を説明する。Ｘ軸が印加磁束密度Ｂ、Ｙ軸がサンプルホールド回路１４０の出力電圧（比較器１５０の非反転入力端子の入力電圧）ＶＯＵＴを表している。

電流源１２０及び２２０の電流値をそれぞれＩ１、Ｉ２とし、α及びβを定数とすると、
ＣＭＰＯＵＴ＝“Ｈ”のとき、Ｉ１=Ｉ（１＋α＋β）、Ｉ２=Ｉ（１－α－β）
ＣＭＰＯＵＴ＝“Ｌ”のとき、Ｉ１=Ｉ（１＋α－β）、Ｉ２=Ｉ（１－α＋β）
のように、比較器１５０の出力信号ＣＭＰＯＵＴに応じて、電流源１２０及び２２０の電流値を２値の間で切り替えることによって、サンプルホールド回路１４０の出力電圧ＶＯＵＴに、傾きが等しく、Ｙ軸切片がそれぞれ±ＶＯＳだけオフセットした磁電変換特性を持たせることができる。

ここで、αは、縦型ホール素子１００と縦型ホール素子２００との間の特性ばらつきを補償するように予め調整された値である。β＝０に対応する直線は、電流源１２０の電流値Ｉ１及び電流源２２０の電流値Ｉ２それぞれに上記αを加減算することにより特性ばらつきが補償された磁電変換特性を表す。βは、所望のヒステリスシス幅ＢＨＹＳに応じて任意に設定される。

印加磁束密度Ｂが零から正（Ｓ極）の方向に増加するとき、ＣＭＰＯＵＴ＝“Ｌ”に対応する直線に沿ってサンプルホールド回路１４０の出力電圧ＶＯＵＴが増加する（図中矢印1)に対応）。ＶＯＵＴ＞０になると、比較器１５０の出力信号ＣＭＰＯＵＴは“Ｌ”から“Ｈ”へと遷移し、印加磁束密度Ｂに対する磁電変換特性は、ＣＭＰＯＵＴ＝“Ｈ”に対応する直線へと切り替えられる（図中矢印2)に対応）。このときの印加磁束密度Ｂが動作点ＢＯＰである。

次に、印加磁束密度Ｂが負（Ｎ極）の方向に増加するとき、ＣＭＰＯＵＴ＝“Ｈ”に対応する直線に沿ってサンプルホールド回路１４０の出力電圧ＶＯＵＴが減少する（図中矢印3)に対応）。ＶＯＵＴ＜０になると、比較器１５０の出力信号ＣＭＰＯＵＴは“Ｈ”から“Ｌ”へと遷移し、印加磁束密度Ｂに対する磁電変換特性はＣＭＰＯＵＴ＝“Ｌ”に対応する直線へと再び切り替えられる（図中矢印4)に対応）。このときの印加磁束密度Ｂが復帰点ＢＲＰである。

このように、磁電変換特性にヒステリシス性を持たせることによって、ヒステリシス幅ＢＨＹＳを備えた交番検知特性を実現することが可能となる。したがって、通常、サンプルホールド回路１４０の出力の後段にヒステリシス特性を付加するために設ける信号経路の信号伝達極性を切り替えるための回路等が不要となり、単純な構成の比較器を追加するだけでよいため、占有面積を削減することができる。

なお、比較器１５０の反転入力端子に、接地電圧に替えて所定の基準電圧ＶＲＥＦが入力されるようにしてもよい。その場合には、図５のサンプルホールド回路１４０の出力電圧ＶＯＵＴの磁電変換特性の反転レベルは、０ではなくＶＲＥＦになるため、
ＶＯＵＴ＞ＶＲＥＦのとき、ＣＭＰＯＵＴ＝“Ｈ”
ＶＯＵＴ＜ＶＲＥＦのとき、ＣＭＰＯＵＴ＝“Ｌ”
となり、動作点ＢＯＰ及び復帰点ＢＲＰは、所定の基準電圧ＶＲＥＦの絶対値と極性に応じてオフセットすることとなる。すなわち、動作点ＢＯＰ及び復帰点ＢＲＰが共に正になるようにＶＲＥＦ（＞０）を入力すれば、Ｓ極側に動作点ＢＯＰ及び復帰点ＢＲＰを有するＳ極検知特性を実現できる。また、動作点ＢＯＰ及び復帰点ＢＲＰが共に負になるようにＶＲＥＦ（＜０）を入力すれば、Ｎ極側に動作点ＢＯＰ及び復帰点ＢＲＰを有するＮ極検知特性も実現できる。

図４には、電流源１２０及び２２０の両方の電流値が比較器１５０の出力信号ＣＭＰＯＵＴによって切り替えられる例を示したが、電流源１２０及び２２０のうちいずれかの電流値のみが切り替えられる構成としてもよい。

以上説明したとおり、本実施形態によれば、縦型ホール素子１００を駆動する電流源１２０とは別に縦型ホール素子２００を駆動する電流源２２０が設けられていることから、電流源１２０と電流源２２０の電流値を適宜調整することにより、半導体製造プロセス上で生じる縦型ホール素子１００と縦型ホール素子２００との特性誤差を補償し、縦型ホール素子１００と縦型ホール素子２００との特性を実質的に同一にした状態でスピニングカレント法を実行することができる。したがって、高精度なオフセットキャンセルが可能となる。また、比較器１５０の出力信号ＣＭＰＯＵＴに基づき電流源１２０と電流源２２０の電流値を切り替え制御することによって、最終出力電圧ＶＯＵＴにヒステリシス特性を付加することも可能となる。したがって、通常、最終出力電圧ＶＯＵＴの後段に設けるヒステリシス特性を付加するための特別な回路の追加が不要となることから、半導体装置全体の面積を縮小することができる。

以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。

例えば、上記実施形態においては、駆動電源として電流源を用いた例を示したが、電流源に替えて電圧源を用いることも可能である。この場合、電圧源の電圧値を調整することによって、縦型ホール素子の駆動電流を調整する。

上記実施形態においては、２つの縦型ホール素子を有する半導体装置を例として説明したが、本発明は、３つ以上の縦型ホール素子を有する半導体装置にも適用可能である。その場合も、上記実施形態と同様、複数の縦型ホール素子の数と同数の駆動電源を設け、各縦型ホール素子をそれぞれ独立した駆動電源で駆動させることにより、複数の縦型ホール素子の半導体製造プロセス上で生じる特性誤差を補正することができる。特に、縦型ホール素子を４つ設ける構成とすれば、一度に第１～第４の電流方向の駆動電流を各縦型ホール素子に供給できることから、オフセットキャンセルに必要な時間を短縮することができる。また、縦型ホール素子を８つ設ける構成とすれば、４方向の駆動電流をそれぞれ２つの縦型ホール素子に供給できるため、さらに高精度なオフセットキャンセルが可能となる。

上記実施形態においては、縦型ホール素子１００と縦型ホール素子２００にそれぞれアンプ１１０とアンプ２１０とを接続し、アンプ１１０の出力信号とアンプ２１０の出力信号とを加算器１３０により加算する例を示したが、次のようにすることも可能である。すなわち、アンプを１つとし、まず、図１に示す状態で縦型ホール素子１００を駆動して得られた出力電圧の差を当該１つのアンプにより増幅して第１の出力信号とし、次に、図１に示す状態で縦型ホール素子２００を駆動して得られた出力電圧の差を同アンプにより増幅して第２の出力信号とし、続いて、図２に示す状態で縦型ホール素子１００を駆動して得られた出力電圧の差を同アンプにより増幅して第３の出力信号とし、最後に図２に示す状態で縦型ホール素子２００を駆動して得られた出力電圧の差を同アンプにより増幅して第４の出力信号とし、これら第１～第４の出力信号を加減算するようにしてもよい。これによりアンプが１つとなるため、回路規模を縮小することが可能となる。ただし、時分割処理となることから、オフセットキャンセルに必要な時間が長くなるため、高速性が求められる場合は、上記実施形態にように、縦型ホール素子それぞれに対応してアンプを設けるのが好ましい。

上記実施形態においては、縦型ホール素子１００及び２００に供給する電流方向をそれぞれ２方向としている、すなわち縦型ホール素子１００には第１及び第３の電流方向、縦型ホール素子２００には第２及び第４の電流方向の駆動電流を供給しているが、縦型ホール素子１００及び２００それぞれに第１～第４の電流方向を印加してオフセットキャンセルを行ってもよい。この場合、４つのフェーズが必要となるため、オフセットキャンセルに必要な時間は増加するが、オフセットキャンセルの精度を向上させることができる。

上記実施形態においては、縦型ホール素子１００及び２００が電極をそれぞれ５つ有している例を示しているが、これに限らず、縦型ホール素子１００と縦型ホール素子２００の電極数が同数であれば、それぞれ３つ以上の電極を有していればよい。これは、半導体装置が３つ以上の縦型ホール素子を有する場合も同様である。

上記実施形態においては、第１導電型をＰ型、第２導電型をＮ型として説明したが、導電型を入れ替えて、第１導電型をＮ型、第２導電型をＰ型としても構わない。

１００、２００、３００、４００ 縦型ホール素子
１０１ 半導体基板
１０２ 半導体層
１０３ 素子分離拡散層
１１０、２１０ アンプ
１１１～１１５、２１１～２１５、３１１～３１５、４１１～４１５ 電極
１２０、２２０ 電流源
１３０ 加算器
１３１ 出力端子
１５０ 比較器
ＶＯＵＴ１、ＶＯＵＴ２ 出力電圧
Ｓ１０～Ｓ２９ スイッチ
ＶＯＵＴ 最終出力電圧
ＣＭＰＯＵＴ 比較器の出力信号
Ｗ１～Ｗ６ 配線

Claims (4)

1. 半導体基板の第１の領域に設けられ、第１の直線上に所定の間隔を置いて配置された第１の複数の電極を有する第１の縦型ホール素子と、
   前記半導体基板の前記第１の領域とは異なる第２の領域に設けられ、前記第１の直線と平行な第２の直線上に前記所定の間隔を置いて配置された前記第１の複数の電極と同じ数の第２の複数の電極を有する第２の縦型ホール素子と、
   前記第１の縦型ホール素子を駆動する第１の駆動電源と、
   前記第１の駆動電源とは別に設けられ、前記第２の縦型ホール素子を駆動する第２の駆動電源と、
   前記第１の縦型ホール素子からの出力電圧を増幅する第１のアンプと、
   前記第１のアンプとは別に設けられ、前記第２の縦型ホール素子からの出力電圧を増幅する第２のアンプと、
   前記第１のアンプの出力信号と前記第２のアンプの出力信号とを加算する加算器と、
   前記第１及び第２の駆動電源により前記第１及び第２の縦型ホール素子それぞれに流す電流の方向を第１の状態としたときに前記加算器から出力される第１の出力電圧を保持し、前記第１及び第２の駆動電源により前記第１及び第２の縦型ホール素子それぞれに流す電流の方向を第２の状態としたときに前記加算器から出力される第２の出力電圧と前記第１の出力電圧とを加算または減算して、当該加算または減算結果を最終出力電圧として出力するサンプルホールド回路と、
   一方の入力端子に前記最終出力電圧が入力され、他方の入力端子に所定の基準電圧が入力され、前記最終出力電圧と前記基準電圧とを比較した結果を出力信号として出力する比較器を備え、
   前記第１の駆動電源と前記第２の駆動電源のうち少なくとも一方は、前記比較器の出力信号に応じてその電流値または電圧値が切り替えられることを特徴とする半導体装置。
2. 前記駆動電源は、電流源であることを特徴とする請求項１に記載の半導体装置。
3. 前記駆動電源は、電圧源であることを特徴とする請求項１に記載の半導体装置。
4. 半導体基板の第１の領域に設けられ、第１の直線上に所定の間隔を置いて配置された第１の複数の電極を有する第１の縦型ホール素子と、
   前記半導体基板の前記第１の領域とは異なる第２の領域に設けられ、前記第１の直線と平行な第２の直線上に前記所定の間隔を置いて配置された前記第１の複数の電極と同じ数の第２の複数の電極を有する第２の縦型ホール素子と、
   前記第１の縦型ホール素子を駆動する第１の駆動電源と、
   前記第１の駆動電源とは別に設けられ、前記第２の縦型ホール素子を駆動する第２の駆動電源とを備える半導体装置において、
   前記第１の駆動電源の電流値または電圧値と前記第２の駆動電源の電流値または電圧値とを同じ初期値とし、第１の縦型ホール素子と第２の縦型ホール素子のそれぞれに同一方向、同一電流量の駆動電流を供給したときのそれぞれの出力電圧を測定する第１のステップと、
   前記第１のステップで測定された二つの出力電圧の相違に基づき、前記相違を補正するように、前記第１の駆動電源の電流値または電圧値を前記初期値からα増やし、前記第２の駆動電源の電流値または電圧値を前記初期値からα減らすように調整する第２のステップとを備えることを特徴とする半導体装置の調整方法。
   

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