KR102632662B1 - 반도체 장치 및 그 조정 방법 - Google Patents

반도체 장치 및 그 조정 방법 Download PDF

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Abstract

반도체 장치는, 반도체 기판의 제 1 영역에 형성되고, 제 1 직선 상에 소정의 간격을 두고 배치된 제 1 복수의 전극을 갖는 제 1 종형 홀 소자와, 반도체 기판의 제 1 영역과는 상이한 제 2 영역에 형성되고, 제 1 직선과 평행한 제 2 직선 상에 소정의 간격을 두고 배치된 제 1 복수의 전극과 동일한 수의 제 2 복수의 전극을 갖는 제 2 종형 홀 소자와, 제 1 종형 홀 소자를 구동시키는 제 1 구동 전원과, 제 1 구동 전원과는 별도로 형성되고, 제 2 종형 홀 소자를 구동시키는 제 2 구동 전원을 구비한다.

Description

반도체 장치 및 그 조정 방법{SEMICONDUCTOR DEVICE AND METHOD OF ADJUSTING THE SAME}
본 발명은, 반도체 장치 및 그 조정 방법에 관한 것으로, 특히, 수평 방향의 자계를 검지하는 종형 홀 소자를 갖는 반도체 장치 및 그 조정 방법에 관한 것이다.
홀 소자는, 자기 센서로서 비접촉에 의한 위치 검지나 각도 검지가 가능한 점에서 다양한 용도에 이용되고 있다. 그 중에서도 반도체 기판 표면에 대해 수직인 자계 성분 (수직 자장) 을 검지하는 횡형 홀 소자를 사용한 자기 센서가 일반적으로 잘 알려져 있지만, 반도체 기판의 표면에 대해 평행한 자계 성분 (수평 자장) 을 검지하는 종형 홀 소자를 사용한 자기 센서도 각종 제안되어 있다.
종형 홀 소자에서는, 기하학적인 대칭성이 높은 구조를 취하기 어렵기 때문에, 자계가 인가되어 있지 않을 때에 있어서도 출력되는, 이른바 오프셋 전압이 횡형 홀 소자 이상으로 발생하기 쉽다. 그 때문에, 자기 센서로서 사용하는 경우에는, 이러한 오프셋 전압을 제거할 필요가 있고, 그 방법으로서 스피닝 커런트법이 알려져 있다.
스피닝 커런트법을 이용하여 오프셋 전압을 제거하는 방법으로서, 예를 들어, 특허문헌 1 에는, 도 6 에 나타내는 바와 같이, 동일한 구성의 2 개 (복수) 의 종형 홀 소자 (300) 와 종형 홀 소자 (400) 를 병행하게 배치하고, 종형 홀 소자 (300) 의 전극 (311 ∼ 315) 및 종형 홀 소자 (400) 의 전극 (411 ∼ 415) 을 배선 (W1 ∼ W6) 에 의해 도시와 같이 접속하여, 스피닝 커런트법을 실시하는 것이 개시되어 있다. 이로써, 스피닝 커런트법의 실행시에, 전류의 방향을 전환한 각 페이즈 중 어느 것에 있어서도 전류 경로의 저항이 동등해져, 오프셋 전압의 제거 정밀도를 향상시킬 수 있다고 되어 있다.
유럽 특허 제1438755호 명세서
그러나, 특허문헌 1 의 방법에서는, 이하와 같은 문제가 발생한다.
복수의 종형 홀 소자의 특성이 완전히 동일한 경우에는, 상기 서술한 바와 같이, 스피닝 커런트법의 실행시의 각 페이즈 중 어느 것에 있어서도 전류 경로의 저항이 동등해지기 때문에, 오프셋 전압을 양호한 정밀도로 제거하는 것이 가능하다.
그러나, 복수의 종형 홀 소자는, 동일 기판 상에 반도체 제조 프로세스에 의해 동시에 형성되는데, 불순물의 농도 분포 등을 복수의 종형 홀 소자 사이에서 완전히 동일하게 하는 것은 매우 어렵다. 이 때문에, 복수의 종형 홀 소자 사이에는 특성 편차가 발생하게 된다. 따라서, 스피닝 커런트법의 실행시의 각 페이즈에 있어서, 전류 경로의 저항은 완전히는 동등해지지 않아, 오프셋 캔슬의 정밀도는, 그만큼 향상되지 않는다.
따라서, 본 발명은, 보다 고정밀도로, 스피닝 커런트법에 의한 오프셋 캔슬을 실현하는 것이 가능한 종형 홀 소자를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 반도체 기판의 제 1 영역에 형성되고, 제 1 직선 상에 소정의 간격을 두고 배치된 제 1 복수의 전극을 갖는 제 1 종형 홀 소자와, 상기 반도체 기판의 상기 제 1 영역과는 상이한 제 2 영역에 형성되고, 상기 제 1 직선과 평행한 제 2 직선 상에 상기 소정의 간격을 두고 배치된 상기 제 1 복수의 전극과 동일한 수의 제 2 복수의 전극을 갖는 제 2 종형 홀 소자와, 상기 제 1 종형 홀 소자를 구동시키는 제 1 구동 전원과, 상기 제 1 구동 전원과는 별도로 형성되고, 상기 제 2 종형 홀 소자를 구동시키는 제 2 구동 전원을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 제 1 및 제 2 종형 홀 소자가 각각 별개의 구동 전원에서 독립적으로 구동되기 위해, 제 1 및 제 2 구동 전원을 적절히 조정함으로써, 반도체 제조 프로세스 상에서 발생하는 제 1 및 제 2 종형 홀 소자의 특성 오차를 보상할 수 있다. 따라서, 제 1 및 제 2 종형 홀 소자의 특성을 실질적으로 동일하게 한 상태에서 스피닝 커런트법을 실행할 수 있는 점에서, 고정밀도의 오프셋 캔슬이 가능해진다.
도 1 은, 본 발명의 실시형태의 종형 홀 소자를 갖는 반도체 장치를 설명하기 위한 개략도이다.
도 2 는, 본 발명의 실시형태의 종형 홀 소자를 갖는 반도체 장치를 설명하기 위한 개략도이다.
도 3 은, 본 발명의 실시형태의 종형 홀 소자의 구조의 일례를 나타내는 단면도이고, 도 1 에 나타내는 반도체 장치의 L-L 선을 따른 단면에 대응하는 도면이다.
도 4 는, 도 1 에 나타내는 반도체 장치에 히스테리시스 특성을 부가하는 경우의 구체적인 구성예를 설명하기 위한 개략도이다.
도 5 는, 도 4 에 나타내는 반도체 장치의 자전 변환 특성을 설명하기 위한 도면이다.
도 6 은, 종래 기술에 의한 종형 홀 소자를 갖는 반도체 장치를 설명하기 위한 개략도이다.
이하, 도면을 참조하면서 본 발명을 실시하기 위한 형태에 대해 상세하게 설명한다.
도 1 및 도 2 는, 본 발명의 실시형태의 종형 홀 소자를 갖는 반도체 장치를 설명하기 위한 개략도로, 도 1 은, 스피닝 커런트법의 실행시에 있어서 종형 홀 소자에 흘리는 전류의 방향을 제 1 상태로 했을 경우 (페이즈 1) 를 나타내고, 도 2 는, 스피닝 커런트법의 실행시에 있어서 종형 홀 소자에 흘리는 전류의 방향을 제 2 상태로 했을 경우 (페이즈 2) 를 나타내고 있다.
도 1 및 도 2 에 나타내는 바와 같이, 본 실시형태의 반도체 장치는, 종형 홀 소자 (100 및 200) 와, 종형 홀 소자 (100 및 200) 각각에 대해 구동 전류를 공급하는 구동 전원으로서의 전류원 (120 및 220) 과, 종형 홀 소자 (100 및 200) 로부터 얻어진 신호를 증폭시키는 앰프 (110 및 210) 와, 종형 홀 소자 (100 및 200) 를 구동시키는 전류의 방향을 전환하기 위한 스위치 (S10 ∼ S19 및 S20 ∼ S29) 를 구비하고 있다.
종형 홀 소자 (100 및 200) 는, 각각 도 1 에 나타내는 직선 L1-L1 상 및 직선 L2-L2 상에 소정의 간격을 두고 배치된 5 개의 전극 (111 ∼ 115 및 211 ∼ 215) 을 구비하고, 서로 대략 동일 구조를 갖고 있다. 또, 종형 홀 소자 (100 및 200) 는, 직선 L1-L1 과 직선 L2-L2 가 서로 평행이 되도록 배치되어 있다.
전류원 (120) 은, 스위치 (S10 ∼ S14) 를 개재하여 종형 홀 소자 (100) 에 접속되도록 구성되어 있다. 즉, 전류원 (120) 의 입력단이 스위치 (S10) 를 개재하여 전극 (111) 에 접속되고, 스위치 (S11) 를 개재하여 전극 (112) 에 접속되고, 스위치 (S14) 를 개재하여 전극 (115) 에 접속되고, 전류원 (120) 의 출력단이 스위치 (S12) 를 개재하여 전극 (113) 에 접속되고, 스위치 (S13) 를 개재하여 전극 (114) 에 접속되어 있다.
한편, 전류원 (220) 은, 스위치 (S20 ∼ S24) 를 개재하여 종형 홀 소자 (200) 에 접속되도록 구성되어 있다. 즉, 전류원 (220) 의 입력단이 스위치 (S22) 를 개재하여 전극 (213) 에 접속되고, 스위치 (S23) 를 개재하여 전극 (214) 에 접속되고, 전류원 (220) 의 출력단이 스위치 (S20) 를 개재하여 전극 (211) 에 접속되고, 스위치 (S21) 를 개재하여 전극 (212) 에 접속되고, 스위치 (S24) 를 개재하여 전극 (215) 에 접속되어 있다.
또, 앰프 (110) 는, 스위치 (S15 ∼ S19) 를 개재하여 종형 홀 소자 (100) 에 접속되도록 구성되어 있다. 즉, 앰프 (110) 의 비반전 입력 단자가 스위치 (S16) 를 개재하여 전극 (112) 에 접속되고, 스위치 (S17) 를 개재하여 전극 (113) 에 접속되고, 앰프 (110) 의 반전 입력 단자가 스위치 (S15) 를 개재하여 전극 (111) 에 접속되고, 스위치 (S18) 를 개재하여 전극 (114) 에 접속되고, 스위치 (S19) 를 개재하여 전극 (115) 에 접속되어 있다.
한편, 앰프 (210) 는, 스위치 (S25 ∼ S29) 를 개재하여 종형 홀 소자 (200) 에 접속되도록 구성되어 있다. 즉, 앰프 (210) 의 비반전 입력 단자가 스위치 (S25) 를 개재하여 전극 (211) 에 접속되고, 스위치 (S28) 를 개재하여 전극 (214) 에 접속되고, 스위치 (S29) 를 개재하여 전극 (215) 에 접속되고, 앰프 (210) 의 반전 입력 단자가 스위치 (S26) 를 개재하여 전극 (212) 에 접속되고, 스위치 (S27) 를 개재하여 전극 (213) 에 접속되어 있다.
종형 홀 소자 (100) 와 종형 홀 소자 (200) 는, 반도체 제조 프로세스에 의해 동일 반도체 기판 상에 동시에 형성되는 것이다. 여기서, 종형 홀 소자 (100 및 200) 의 구조의 일례에 대해 도 3 을 이용하여 설명한다. 도 3 은, 도 1 에 나타내는 반도체 장치의 L-L 선을 따른 단면에 대응하는 도면이다.
도 3 에 나타내는 바와 같이, 종형 홀 소자 (100 및 200) 는, P 형 (제 1 도전형) 의 반도체 기판 (101) 의 영역 (RA 및 RB) 에 각각 형성되어 있다. 영역 (RA) 과 영역 (RB) 은, 반도체 기판 (101) 상에 형성된 N 형 (제 2 도전형) 의 반도체층 (102) 에 형성된 P 형의 소자 분리 확산층 (103) 에 의해 서로 전기적으로 분리되어 있다. 종형 홀 소자 (100) 의 전극 (111 ∼ 115) 및 종형 홀 소자 (200) 의 전극 (211 ∼ 215) 은, 영역 (RA 및 RB) 각각에 있어서의 반도체층 (102) 의 표면에 인접하여 형성된 반도체층 (102) 보다 고농도의 N 형의 불순물 영역에 의해 구성되어 있다.
도 3 에는 나타내고 있지 않지만, 도 1 및 도 2 에 나타내는 전류원 (120 및 220), 앰프 (110 및 210), 그리고 스위치 (S10 ∼ S19 및 S20 ∼ S29) 도, 반도체 기판 (101) 의 영역 (RA 및 RB) 과는 다른 영역에, 소자 분리 확산층 (103) 에 의해 종형 홀 소자 (100 및 200) 와 전기적으로 분리되어 형성되어 있다.
또한, 도 3 에 있어서는, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 를 횡 방향으로 나란히 배치, 즉, 도 1 에 나타내는 직선 L1-L1 과 직선 L2-L2 가 동일 직선이 되도록 배치한 예를 나타내고 있지만, 이것에 한정되지 않고, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 는, 직선 L1-L1 과 직선 L2-L2 가 평행이 되도록 배치되면 어떠한 배치여도 상관없다. 예를 들어, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 를 종 방향으로 나란히 배치, 즉, 도 1 및 도 2 에 있어서, 종형 홀 소자 (100) 를 지면 상측에, 종형 홀 소자 (200) 를 지면 하측에 배치해도 상관없다. 또한, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 는, 반드시 인접하여 배치될 필요는 없고, 예를 들어, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이에, 전류원 (120, 220) 이나 앰프 (110, 210) 등을 배치하는 것도 가능하다.
다음으로, 본 실시형태의 반도체 장치에 있어서의 종형 홀 소자 (100 및 200) 를 사용하여, 스피닝 커런트법에 의해 오프셋 캔슬을 실시하는 방법에 대해 설명한다. 자장은, 도 1 및 도 2 에 나타내는 화살표 B 의 방향으로 인가되어 있다.
먼저, 도 1 에 나타내는 바와 같이, 페이즈 1 로서, 종형 홀 소자 (100) 에 접속된 스위치 (S10, S12, S14, S16, S18), 및 종형 홀 소자 (200) 에 접속된 스위치 (S20, S22, S24, S26, S28) 를 온으로 하고, 종형 홀 소자 (100) 에 접속된 스위치 (S11, S13, S15, S17, S19), 및 종형 홀 소자 (200) 에 접속된 스위치 (S21, S23, S25, S27, S29) 를 오프로 한다.
이로써, 종형 홀 소자 (100) 에는, 전극 (113) 으로부터 양단의 전극 (111 및 115) 에 전류가 흐르도록 전류원 (120) 으로부터 구동 전류가 공급되어 (이 때의 전류의 방향을 「제 1 전류 방향」이라고 부른다), 전극 (112) 과 전극 (114) 사이에 전위차가 발생한다. 스위치 (S16 및 S18) 가 온되어 있고, 앰프 (110) 의 비반전 입력 단자가 전극 (112) 에 접속되고, 반전 입력 단자가 전극 (114) 에 접속되어 있으므로, 앰프 (110) 는, 전극 (112) 과 전극 (114) 사이의 전위차를 증폭시켜 가산기 (130) 에 출력한다.
종형 홀 소자 (200) 에는, 양단의 전극 (211 및 215) 으로부터 전극 (213) 으로 전류가 흐르도록 전류원 (220) 으로부터 구동 전류가 공급되어 (이 때의 전류의 방향을「제 2 전류 방향」이라고 부른다), 전극 (212) 과 전극 (214) 사이에 전위차가 발생한다. 스위치 (S26 및 S28) 가 온되어 있고, 앰프 (210) 의 비반전 입력 단자가 전극 (214) 에 접속되고, 반전 입력 단자가 전극 (212) 에 접속되어 있으므로, 앰프 (210) 는, 전극 (214) 과 전극 (212) 사이의 전위차를 증폭시켜 가산기 (130) 에 출력한다.
가산기 (130) 는, 앰프 (110) 의 출력 신호와 앰프 (210) 의 출력 신호를 가산하여, 페이즈 1 의 출력 전압으로서 출력 단자 (131) 에 출력 전압 VOUT1 을 출력한다. 출력 전압 VOUT1 은, 샘플 홀드 회로 등 (도시 생략) 에 의해 유지된다.
다음으로, 도 2 에 나타내는 바와 같이, 페이즈 2 로서, 종형 홀 소자 (100) 에 접속된 스위치 (S11, S13, S15, S17, S19), 및 종형 홀 소자 (200) 에 접속된 스위치 (S21, S23, S25, S27, S29) 를 온으로 하고, 종형 홀 소자 (100) 에 접속된 스위치 (S10, S12, S14, S16, S18), 및 종형 홀 소자 (200) 에 접속된 스위치 (S20, S22, S24, S26, S28) 를 오프로 한다.
이로써, 종형 홀 소자 (100) 에는, 전극 (114) 으로부터 전극 (112) 으로 전류가 흐르도록 전류원 (120) 으로부터 구동 전류가 공급되어 (이 때의 전류의 방향을 「제 3 전류 방향」이라고 부른다), 전극 (113) 과 전극 (111 및 115) 사이에 전위차가 발생한다. 스위치 (S15, S17, S19) 가 온되어 있고, 앰프 (110) 의 비반전 입력 단자가 전극 (113) 에 접속되고, 반전 입력 단자가 전극 (111 및 115) 에 접속되어 있으므로, 앰프 (110) 는, 전극 (113) 과 전극 (111 및 115) 사이의 전위차를 증폭시켜 가산기 (130) 에 출력한다.
종형 홀 소자 (200) 에는, 전극 (212) 으로부터 전극 (214) 으로 전류가 흐르도록 전류원 (220) 으로부터 구동 전류가 공급되어 (이 때의 전류의 방향을 「제 4 전류 방향」이라고 부른다), 전극 (211 및 215) 과 전극 (213) 사이에 전위차가 발생한다. 스위치 (S25, S27, S29) 가 온되어 있고, 앰프 (210) 의 비반전 입력 단자가 전극 (211 및 215) 에 접속되고, 반전 입력 단자가 전극 (213) 에 접속되어 있으므로, 앰프 (210) 는, 전극 (211 및 215) 과 전극 (213) 사이의 전위차를 증폭시켜 가산기 (130) 에 출력한다.
가산기 (130) 는, 앰프 (110) 의 출력 신호와 앰프 (210) 의 출력 신호를 가산하여, 페이즈 2 의 출력 전압으로서 출력 단자 (131) 에 출력 전압 VOUT2 를 출력한다.
그리고, 페이즈 2 에서 얻어진 출력 전압 VOUT2 로부터 페이즈 1 에서 얻어진 출력 전압 VOUT1 을 감산 처리함으로써 오프셋 전압이 제거된 최종 출력 전압을 얻을 수 있다.
또한, 상기 설명에 있어서는, 페이즈 1 에 있어서, 종형 홀 소자 (100) 에 제 1 전류 방향의 구동 전류를 공급하고, 종형 홀 소자 (200) 에 제 2 전류 방향의 구동 전류를 공급하고, 페이즈 2 에 있어서, 종형 홀 소자 (100) 에 제 3 전류 방향의 구동 전류를 공급하고, 종형 홀 소자 (200) 에 제 4 전류 방향의 구동 전류를 공급하는 예를 나타냈지만, 구동 전류의 공급 방향은 이것에 한정되지 않는다. 스위치의 전환 방식을 변경하여, 예를 들어, 페이즈 1 에 있어서, 종형 홀 소자 (100) 에 제 1 전류 방향의 구동 전류를 공급하고, 종형 홀 소자 (200) 에 제 4 전류 방향의 구동 전류를 공급하고, 페이즈 2 에 있어서, 종형 홀 소자 (100) 에 제 3 전류 방향의 구동 전류를 공급하고, 종형 홀 소자 (200) 에 제 2 전류 방향의 구동 전류를 공급하는 등, 구동 전류의 공급 방향은, 적절히 교체 가능하고, 그것에 따라 얻어진 출력 전압을 적절히 가산 또는 감산함으로써 오프셋 전압을 캔슬하도록 해도 된다.
여기서, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 는, 동일 반도체 기판 상에 반도체 제조 프로세스에 의해 동시에 형성되지만, 불순물의 농도 분포 등을 양자 사이에서 완전히 동일하게 하는 것은 매우 곤란하다. 이 때문에, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이에는 특성 편차가 발생하고 있다.
그래서, 본 실시형태에서는, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 를 각각 별개의 전류원 (120) 과 전류원 (220) 을 사용하여 구동시키는 구성으로 되어 있다. 이러한 구성에 의해, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 의 구동 전류를 따로 따로 조정할 수 있다.
즉, 미리 전류원 (120) 의 전류값과 전류원 (220) 의 전류값을 동일한 전류값 (초기 전류값이라고 부른다) 으로 하고, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 의 각각에 동일 방향, 동일 전류값의 구동 전류를 공급했을 때의 각각의 출력 전압을 측정한다. 그리고, 측정된 양 출력 전압의 상위 (相違) 에 기초하여, 이것을 보정하도록, 전류원 (120) 의 전류값과 전류원 (220) 의 전류값을 조정한다. 이로써, 실질적으로 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이의 특성 편차를 보상할 수 있다. 따라서, 스피닝 커런트법에 의한 오프셋 캔슬을 고정밀도로 실시하는 것이 가능해진다. 또한, 전류원 (120) 과 전류원 (220) 의 각 전류값의 조정은, 예를 들어, 전류원 (120) 의 전류값을 초기 전류값으로부터 α 증가시키고, 전류원 (220) 의 전류값을 초기 전류값으로부터 α 감소시켜, 토탈 전류값 (구동 전류) 이 일정해지도록 조정하는 것이 바람직하다. 이로써, 종형 홀 소자 (100 및 200) 의 출력측의 앰프 (110, 210) 등의 회로를 조정할 필요를 없앨 수 있다.
또, 본 실시형태에서는, 종형 홀 소자 (100 및 200) 의 출력을 각각 별개의 앰프 (110 및 210) 에 의해 증폭시키는 구성으로 하고 있는 것에 의해, 앰프 (110 및 210) 각각의 게인을 조정함으로써, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이의 특성 편차를 보상하는 것도 가능하다.
한편, 도시는 생략하지만, 종형 홀 소자 (100 및 200) 의 출력측을 적절히 결선 (結線) 하여, 출력 전압을 1 개의 앰프에 의해 증폭시키도록 구성해도 된다. 이 경우, 상기 서술한 바와 같이 2 개의 앰프 (110 및 210) 의 게인을 조정하는 것에 의한 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이의 특성 편차의 보상은 불가능하게 되지만, 앰프를 1 개로 할 수 있기 때문에, 회로 규모를 축소할 수 있다.
또한, 본 실시형태에 의하면, 자장의 검출 상태에 따라, 종형 홀 소자 (100 및 200) 각각에 공급하는 구동 전류, 즉 전류원 (120 및 220) 의 전류값을 적절히 조정함으로써, 최종 출력 전압에 히스테리시스 특성을 부가하는 것도 가능해진다. 그래서, 이하에, 전류원 (120 및 220) 의 전류값을 조정하여 최종 출력 전압에 히스테리시스 특성을 부가하는 구체적인 구성예를 도 4 를 이용하여 설명한다.
도 4 는, 도 1 및 도 2 에 나타내는 반도체 장치의 최종 출력 전압에 히스테리시스 특성을 부가하는 경우의 구체적인 구성예를 나타내는 도면이다. 또한, 도 4 는, 도 1 과 동일한 페이즈 1 의 상태를 나타내고 있지만, 페이즈 2 의 상태는 도 2 와 동일하기 때문에, 도시는 생략한다. 또, 도 5 는, 도 4 에 나타내는 반도체 장치의 자전 변환 특성을 설명하기 위한 도면이다.
도 4 에 나타내는 반도체 장치는, 도 1 에 나타내는 반도체 장치의 구성에 더하여, 샘플 홀드 회로 (140) 와 비교기 (150) 를 추가로 갖고 있다.
샘플 홀드 회로 (140) 는, 상기 서술한 페이즈 1 에 있어서의 출력 전압 VOUT1 을 유지하고, 추가로 페이즈 2 에 있어서의 출력 전압 VOUT2 로부터 유지해 둔 출력 전압 VOUT1 을 감산하여, 감산 결과를 최종 출력 전압 VOUT 로서 출력한다.
비교기 (150) 의 비반전 입력 단자에는, 샘플 홀드 회로 (140) 의 출력 전압 VOUT 가 입력되고, 비교기 (150) 의 반전 입력 단자에는, 기준 전압으로서 접지 단자 (151) 의 접지 전압이 입력되고, 전압 VOUT 와 접지 전압을 비교한 결과를 출력 신호 CMPOUT 로서 출력한다. 비교기 (150) 의 출력 신호 CMPOUT 는, 전류원 (120 및 220) 에 입력된다.
전류원 (120 및 220) 은, 상기 서술한 바와 같이, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이의 특성 편차를 보상하기 위해서 미리 전류값이 조정되어 있고, 비교기 (150) 의 출력 신호 CMPOUT 에 따라, 조정된 상태의 전류값을 기준으로 하여, 각각 그 전류값을 2 값의 사이에서 전환하도록 구성되어 있다.
여기서, 비교기 (150) 는, 반전 입력 단자에 접지 전압 (0 V) 이 입력되어 있기 때문에, 이하와 같이 비반전 입력 단자의 전압 VOUT 의 전압값에 따른 출력 신호 CMPOUT 를 출력한다.
VOUT ＞ 0 일 때, CMPOUT ＝ "H"
VOUT ＜ 0 일 때, CMPOUT ＝ "L"
다음으로, 도 5 를 이용하여 본 실시형태의 동작을 설명한다. X 축이 인가 자속 밀도 B, Y 축이 샘플 홀드 회로 (140) 의 출력 전압 (비교기 (150) 의 비반전 입력 단자의 입력 전압) VOUT 를 나타내고 있다.
전류원 (120 및 220) 의 조정 전의 전류값을 I, 전류원 (120 및 220) 의 조정 후의 전류값을 각각 I1, I2 로 하고, α 및 β 를 정수로 하면,
CMPOUT ＝ "H" 일 때, I1 ＝ I(1 ＋ α ＋ β), I2 ＝ I(1 － α － β)
CMPOUT ＝ "L" 일 때, I1 ＝ I(1 ＋ α － β), I2 ＝ I(1 － α ＋ β)
와 같이, 비교기 (150) 의 출력 신호 CMPOUT 에 따라, 전류원 (120 및 220) 의 전류값을 2 값의 사이에서 전환함으로써, 샘플 홀드 회로 (140) 의 출력 전압 VOUT 에, 기울기가 동등하고, Y 축 절편이 각각 ±VOS 만큼 오프셋된 자전 변환 특성을 갖게 할 수 있다.
여기서, α 는, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 사이의 특성 편차를 보상하도록 미리 조정된 값이다. β ＝ 0 에 대응하는 직선은, 전류원 (120) 의 전류값 I1 및 전류원 (220) 의 전류값 I2 각각을 구하기 위해서 상기 α 를 가감산함으로써 특성 편차가 보상된 자전 변환 특성을 나타낸다. β 는, 원하는 히스테리시스 폭 BHYS 에 따라 임의로 설정된다.
인가 자속 밀도 B 가 영으로부터 정 (正) (S 극) 의 방향으로 증가할 때, CMPOUT ＝ "L" 에 대응하는 직선을 따라 샘플 홀드 회로 (140) 의 출력 전압 VOUT 가 증가한다 (도면 중 화살표 O 에 대응). VOUT ＞ 0 이 되면, 비교기 (150) 의 출력 신호 CMPOUT 는 "L" 로부터 "H" 로 천이되고, 인가 자속 밀도 B 에 대한 자전 변환 특성은, CMPOUT ＝ "H" 에 대응하는 직선으로 전환된다 (도면 중 화살표 P 에 대응). 이 때의 인가 자속 밀도 B 가 동작점 BOP 이다.
다음으로, 인가 자속 밀도 B 가 부 (負) (N 극) 의 방향으로 증가할 때, CMPOUT ＝ "H" 에 대응하는 직선을 따라 샘플 홀드 회로 (140) 의 출력 전압 VOUT 가 감소한다 (도면 중 화살표 Q 에 대응). VOUT ＜ 0 이 되면, 비교기 (150) 의 출력 신호 CMPOUT 는 "H" 로부터 "L" 로 천이되고, 인가 자속 밀도 B 에 대한 자전 변환 특성은 CMPOUT ＝ "L" 에 대응하는 직선으로 다시 전환된다 (도면 중 화살표 R 에 대응). 이 때의 인가 자속 밀도 B 가 복귀점 BRP 이다.
이와 같이, 자전 변환 특성에 히스테리시스성을 갖게 함으로서, 히스테리시스 폭 BHYS 를 구비한 교번 검지 특성을 실현하는 것이 가능해진다. 따라서, 통상, 샘플 홀드 회로 (140) 의 출력의 후단에 히스테리시스 특성을 부가하기 위해서 형성하는 신호 경로의 신호 전달 극성을 전환하기 위한 회로 등이 불필요해져, 단순한 구성의 비교기를 추가하는 것만이어도 되므로, 점유 면적을 삭감할 수 있다.
또한, 비교기 (150) 의 반전 입력 단자에, 접지 전압 대신에 소정의 기준 전압 VREF 가 입력되도록 해도 된다. 그 경우에는, 도 5 의 샘플 홀드 회로 (140) 의 출력 전압 VOUT 의 자전 변환 특성의 반전 레벨은, 0 이 아니라 VREF 가 되기 때문에,
VOUT ＞ VREF 일 때, CMPOUT ＝ "H"
VOUT ＜ VREF 일 때, CMPOUT ＝ "L"
이 되어, 동작점 BOP 및 복귀점 BRP 는, 소정의 기준 전압 VREF 의 절대값과 극성에 따라 오프셋되게 된다. 즉, 동작점 BOP 및 복귀점 BRP 가 모두 정이 되도록 VREF (＞ 0) 를 입력하면, S 극측에 동작점 BOP 및 복귀점 BRP 를 갖는 S 극 검지 특성을 실현할 수 있다. 또, 동작점 BOP 및 복귀점 BRP 가 모두 부가 되도록 VREF (＜ 0) 를 입력하면, N 극측에 동작점 BOP 및 복귀점 BRP 를 갖는 N 극 검지 특성도 실현할 수 있다.
도 4 에는, 전류원 (120 및 220) 의 양방의 전류값이 비교기 (150) 의 출력 신호 CMPOUT 에 의해 전환되는 예를 나타냈지만, 전류원 (120 및 220) 중 어느 전류값만이 전환되는 구성으로 해도 된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 종형 홀 소자 (100) 를 구동시키는 전류원 (120) 과는 별도로 종형 홀 소자 (200) 를 구동시키는 전류원 (220) 이 형성되어 있는 점에서, 전류원 (120) 과 전류원 (220) 의 전류값을 적절히 조정함으로써, 반도체 제조 프로세스 상에서 발생하는 종형 홀 소자 (100) 와 종형 홀 소자 (200) 의 특성 오차를 보상하여, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 의 특성을 실질적으로 동일하게 한 상태에서 스피닝 커런트법을 실행할 수 있다. 따라서, 고정밀도의 오프셋 캔슬이 가능해진다. 또, 비교기 (150) 의 출력 신호 CMPOUT 에 기초하여 전류원 (120) 과 전류원 (220) 의 전류값을 전환 제어함으로써, 최종 출력 전압 VOUT 에 히스테리시스 특성을 부가하는 것도 가능해진다. 따라서, 통상, 최종 출력 전압 VOUT 의 후단에 형성하는 히스테리시스 특성을 부가하기 위한 특별한 회로의 추가가 불필요해지는 점에서, 반도체 장치 전체의 면적을 축소할 수 있다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지 변경이 가능한 것은 말할 필요도 없다.
예를 들어, 상기 실시형태에 있어서는, 구동 전원으로서 전류원을 사용한 예를 나타냈지만, 전류원 대신에 전압원을 사용하는 것도 가능하다. 이 경우, 전압원의 전압값을 조정함으로써, 종형 홀 소자의 구동 전류를 조정한다.
상기 실시형태에 있어서는, 2 개의 종형 홀 소자를 갖는 반도체 장치를 예로서 설명했지만, 본 발명은, 3 개 이상의 종형 홀 소자를 갖는 반도체 장치에도 적용 가능하다. 그 경우에도, 상기 실시형태와 마찬가지로, 복수의 종형 홀 소자의 수와 동수의 구동 전원을 형성하고, 각 종형 홀 소자를 각각 독립된 구동 전원에 의해 구동시킴으로써, 복수의 종형 홀 소자의 반도체 제조 프로세스 상에서 발생하는 특성 오차를 보정할 수 있다. 특히, 종형 홀 소자를 4 개 형성하는 구성으로 하면, 한 번에 제 1 ∼ 제 4 전류 방향의 구동 전류를 각 종형 홀 소자에 공급할 수 있는 점에서, 오프셋 캔슬에 필요한 시간을 단축할 수 있다. 또, 종형 홀 소자를 8 개 형성하는 구성으로 하면, 4 방향의 구동 전류를 각각 2 개의 종형 홀 소자에 공급할 수 있기 때문에, 더욱 고정밀도의 오프셋 캔슬이 가능해진다.
상기 실시형태에 있어서는, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 에 각각 앰프 (110) 와 앰프 (210) 를 접속하고, 앰프 (110) 의 출력 신호와 앰프 (210) 의 출력 신호를 가산기 (130) 에 의해 가산하는 예를 나타냈지만, 다음과 같이 하는 것도 가능하다. 즉, 앰프를 1 개로 하고, 먼저, 도 1 에 나타내는 상태에서 종형 홀 소자 (100) 를 구동시켜 얻어진 출력 전압의 차를 당해 1 개의 앰프에 의해 증폭시켜 제 1 출력 신호로 하고, 다음으로, 도 1 에 나타내는 상태에서 종형 홀 소자 (200) 를 구동시켜 얻어진 출력 전압의 차를 동 앰프에 의해 증폭시켜 제 2 출력 신호로 하고, 계속해서, 도 2 에 나타내는 상태에서 종형 홀 소자 (100) 를 구동시켜 얻어진 출력 전압의 차를 동 앰프에 의해 증폭시켜 제 3 출력 신호로 하고, 마지막으로 도 2 에 나타내는 상태에서 종형 홀 소자 (200) 를 구동시켜 얻어진 출력 전압의 차를 동 앰프에 의해 증폭시켜 제 4 출력 신호로 하고, 이들 제 1 ∼ 제 4 출력 신호를 가감산하도록 해도 된다. 이로써 앰프가 1 개가 되기 때문에, 회로 규모를 축소하는 것이 가능해진다. 단, 시분할 처리가 되는 점에서, 오프셋 캔슬에 필요한 시간이 길어지기 때문에, 고속성이 요구되는 경우에는, 상기 실시형태와 같이, 종형 홀 소자 각각에 대응하여 앰프를 형성하는 것이 바람직하다.
상기 실시형태에 있어서는, 종형 홀 소자 (100 및 200) 에 공급하는 전류 방향을 각각 2 방향으로 하고 있는, 즉 종형 홀 소자 (100) 에는 제 1 및 제 3 전류 방향, 종형 홀 소자 (200) 에는 제 2 및 제 4 전류 방향의 구동 전류를 공급하고 있지만, 종형 홀 소자 (100 및 200) 각각에 제 1 ∼ 제 4 전류 방향을 인가하여 오프셋 캔슬을 실시해도 된다. 이 경우, 4 개의 페이즈가 필요하게 되기 때문에, 오프셋 캔슬에 필요한 시간은 증가하지만, 오프셋 캔슬의 정밀도를 향상시킬 수 있다.
상기 실시형태에 있어서는, 종형 홀 소자 (100 및 200) 가 전극을 각각 5 개 갖고 있는 예를 나타내고 있지만, 이것에 한정되지 않고, 종형 홀 소자 (100) 와 종형 홀 소자 (200) 의 전극 수가 동수이면, 각각 3 개 이상의 전극을 갖고 있으면 된다. 이것은, 반도체 장치가 3 개 이상의 종형 홀 소자를 갖는 경우에도 동일하다.
상기 실시형태에 있어서는, 제 1 도전형을 P 형, 제 2 도전형을 N 형으로 하여 설명했지만, 도전형을 교체하여, 제 1 도전형을 N 형, 제 2 도전형을 P 형으로 해도 상관없다.
100, 200, 300, 400 : 종형 홀 소자
101 : 반도체 기판
102 : 반도체층
103 : 소자 분리 확산층
110, 210 : 앰프
111 ∼ 115, 211 ∼ 215, 311 ∼ 315, 411 ∼ 415 : 전극
120, 220 : 전류원
130 : 가산기
131 : 출력 단자
150 : 비교기
VOUT1, VOUT2 : 출력 전압
S10 ∼ S29 : 스위치
VOUT : 최종 출력 전압
CMPOUT : 비교기의 출력 신호
W1 ∼ W6 : 배선

Claims (8)

  1. 반도체 기판의 제 1 영역에 형성되고, 제 1 직선 상에 소정의 간격을 두고 배치된 제 1 복수의 전극을 갖는 제 1 종형 홀 소자와,
    상기 반도체 기판의 상기 제 1 영역과는 상이한 제 2 영역에 형성되고, 상기 제 1 직선과 평행한 제 2 직선 상에 상기 소정의 간격을 두고 배치된 상기 제 1 복수의 전극과 동일한 수의 제 2 복수의 전극을 갖는 제 2 종형 홀 소자와,
    상기 제 1 종형 홀 소자를 구동시키는 제 1 구동 전원과,
    상기 제 1 구동 전원과는 별도로 형성되고, 상기 제 2 종형 홀 소자를 구동시키는 제 2 구동 전원과,
    상기 제 1 종형 홀 소자로부터의 출력 전압을 증폭시키는 제 1 앰프와,
    상기 제 1 앰프와는 별도로 형성되고, 상기 제 2 종형 홀 소자로부터의 출력 전압을 증폭시키는 제 2 앰프와,
    상기 제 1 앰프의 출력 신호와 상기 제 2 앰프의 출력 신호를 가산하는 가산기와,
    상기 제 1 및 제 2 구동 전원에 의해 상기 제 1 및 제 2 종형 홀 소자 각각에 흘리는 전류의 방향을 제 1 상태로 했을 때에 상기 가산기로부터 출력되는 제 1 출력 전압을 유지하고, 상기 제 1 및 제 2 구동 전원에 의해 상기 제 1 및 제 2 종형 홀 소자 각각에 흘리는 전류의 방향을 제 2 상태로 했을 때에 상기 가산기로부터 출력되는 제 2 출력 전압과 상기 제 1 출력 전압을 가산 또는 감산하여, 당해 가산 또는 감산 결과를 최종 출력 전압으로서 출력하는 샘플 홀드 회로와,
    일방의 입력 단자에 상기 최종 출력 전압이 입력되고, 타방의 입력 단자에 소정의 기준 전압이 입력되고, 상기 최종 출력 전압과 상기 기준 전압을 비교한 결과를 출력 신호로서 출력하는 비교기를 구비하고,
    상기 제 1 구동 전원과 상기 제 2 구동 전원 중 적어도 일방은, 상기 비교기의 출력 신호에 따라 그 전류값 또는 전압값이 전환되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 구동 전원은, 전류원인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 구동 전원은, 전압원인 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판의 제 1 영역에 형성되고, 제 1 직선 상에 소정의 간격을 두고 배치된 제 1 복수의 전극을 갖는 제 1 종형 홀 소자와,
    상기 반도체 기판의 상기 제 1 영역과는 상이한 제 2 영역에 형성되고, 상기 제 1 직선과 평행한 제 2 직선 상에 상기 소정의 간격을 두고 배치된 상기 제 1 복수의 전극과 동일한 수의 제 2 복수의 전극을 갖는 제 2 종형 홀 소자와,
    상기 제 1 종형 홀 소자를 구동시키는 제 1 구동 전원과,
    상기 제 1 구동 전원과는 별도로 형성되고, 상기 제 2 종형 홀 소자를 구동시키는 제 2 구동 전원을 구비하는 반도체 장치에 있어서의 반도체 장치의 조정 방법으로서,
    상기 제 1 구동 전원의 전류값 또는 전압값과 상기 제 2 구동 전원의 전류값 또는 전압값을 동일한 초기값으로 하고, 제 1 종형 홀 소자와 제 2 종형 홀 소자의 각각에 동일 방향, 동일 전류량의 구동 전류를 공급했을 때의 각각의 출력 전압을 측정하는 제 1 스텝과,
    상기 제 1 스텝에서 측정된 2 개의 출력 전압의 상위에 기초하여, 상기 상위를 보정하도록, 상기 제 1 구동 전원의 전류값 또는 전압값을 상기 초기값으로부터 α 증가시키고, 상기 제 2 구동 전원의 전류값 또는 전압값을 상기 초기값으로부터 α 감소시키도록 조정하는 제 2 스텝을 구비하는 것을 특징으로 하는 반도체 장치의 조정 방법.
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