JPS641648Y2 - - Google Patents
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- Publication number
- JPS641648Y2 JPS641648Y2 JP263584U JP263584U JPS641648Y2 JP S641648 Y2 JPS641648 Y2 JP S641648Y2 JP 263584 U JP263584 U JP 263584U JP 263584 U JP263584 U JP 263584U JP S641648 Y2 JPS641648 Y2 JP S641648Y2
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- Japan
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- voltage
- load
- output side
- resistor
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- 239000000872 buffer Substances 0.000 claims description 13
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000005259 measurement Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Testing Of Individual Semiconductor Devices (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【考案の詳細な説明】
この考案は例えばIC試験装置に用いられ、負
荷に電圧を印加した時に流れる電流を測定する電
圧印加電流測定装置に関する。
荷に電圧を印加した時に流れる電流を測定する電
圧印加電流測定装置に関する。
〈従来技術〉
従来のこの種の装置は第１図に示すように、初
期状態（第２図時点t0）ではスイツチ１１をａ側
に接続して、演算増幅器１２の反転入力側を入力
抵抗器１３、スイツチ１１を通じて接地し、次に
第２図Ｂ，Ｃに示すように時点t1にスイツチ１
４，１５をそれぞれONにして、演算増幅器１２
の出力側が抵抗器１６−スイツチ１４−抵抗器１
７−スイツチ１５−バツフア回路１８−抵抗器１
９を通じて演算増幅器１２の反転入力側に接続し
て負帰還増幅回路２１を構成し、その後の時点t2
にスイツチ１１をｂ側に切替えて電圧源２２の電
圧を抵抗器１３を通じて演算増幅器１２に印加
し、その時得られた演算増幅器１２の出力電圧を
負荷２３へ印加し、その時抵抗器１６に生じる降
下電圧を差動増幅器２４で検出し、その差動増幅
器２４の出力を例えばAD変換器２５でデジタル
信号に変換し、そのデジタル信号を表示器２６に
表示する。
期状態（第２図時点t0）ではスイツチ１１をａ側
に接続して、演算増幅器１２の反転入力側を入力
抵抗器１３、スイツチ１１を通じて接地し、次に
第２図Ｂ，Ｃに示すように時点t1にスイツチ１
４，１５をそれぞれONにして、演算増幅器１２
の出力側が抵抗器１６−スイツチ１４−抵抗器１
７−スイツチ１５−バツフア回路１８−抵抗器１
９を通じて演算増幅器１２の反転入力側に接続し
て負帰還増幅回路２１を構成し、その後の時点t2
にスイツチ１１をｂ側に切替えて電圧源２２の電
圧を抵抗器１３を通じて演算増幅器１２に印加
し、その時得られた演算増幅器１２の出力電圧を
負荷２３へ印加し、その時抵抗器１６に生じる降
下電圧を差動増幅器２４で検出し、その差動増幅
器２４の出力を例えばAD変換器２５でデジタル
信号に変換し、そのデジタル信号を表示器２６に
表示する。
いま抵抗器１３，１９，１６の各抵抗値をそれ
ぞれR1，R2，R3、電圧源２２の電圧をV1、演算
増幅器１２の出力電圧をVa、抵抗器１６及びス
イツチ１４の接続点の電圧をV0、スイツチ１４
及び負荷２３の接続点２７の電圧をVs、差動増
幅器２４の利得をｎ、出力電圧をVm、抵抗器１
６を流れる電流をIlとすると、負荷２３に印加さ
れる電圧Vsは Vs＝−V1・R2／R1 となり、差動増幅器２４の出力電圧Vmは Vm＝ｎ（Va−V0） であり、その電圧Vaは Va＝V0＋Il・R3 である。これら式より負荷２３に流れる電流、つ
まり抵抗器１６を流れる電流Ilは Il＝Vm／ｎ・R3 で測定される。なおスイツチ１５をONにする前
はバツフア回路１８の入力電圧が不安であり、ス
イツチ１５をONにした瞬間に大電流が流れるこ
とがあり、その電流を制限するために抵抗器１７
が用いられている。
ぞれR1，R2，R3、電圧源２２の電圧をV1、演算
増幅器１２の出力電圧をVa、抵抗器１６及びス
イツチ１４の接続点の電圧をV0、スイツチ１４
及び負荷２３の接続点２７の電圧をVs、差動増
幅器２４の利得をｎ、出力電圧をVm、抵抗器１
６を流れる電流をIlとすると、負荷２３に印加さ
れる電圧Vsは Vs＝−V1・R2／R1 となり、差動増幅器２４の出力電圧Vmは Vm＝ｎ（Va−V0） であり、その電圧Vaは Va＝V0＋Il・R3 である。これら式より負荷２３に流れる電流、つ
まり抵抗器１６を流れる電流Ilは Il＝Vm／ｎ・R3 で測定される。なおスイツチ１５をONにする前
はバツフア回路１８の入力電圧が不安であり、ス
イツチ１５をONにした瞬間に大電流が流れるこ
とがあり、その電流を制限するために抵抗器１７
が用いられている。
このようにして負荷に電圧Vsを印加し、その
時の負荷電流Ilを測定した後、第２図に示すよう
に時点t3にスイツチ１１をａ側に切替え、更にそ
の後の時点t4にスイツチ１４，１５をそれぞれ
OFFにする。
時の負荷電流Ilを測定した後、第２図に示すよう
に時点t3にスイツチ１１をａ側に切替え、更にそ
の後の時点t4にスイツチ１４，１５をそれぞれ
OFFにする。
初期状態でスイツチ１１を接地側にしておくの
は次の理由による。即ちスイツチ１４，１５を
OFFの状態でスイツチ１１を電圧源２２側に接
続すると、負帰還増幅器２１の負帰還ループが遮
断されているため、演算増幅器１２の出力側に電
圧源２２の電圧V1よりも高い電圧が現われるこ
とがあり、この状態でスイツチ１４，１５をON
にすると、その高電圧により負荷２３が損傷する
おそれがある。このようなことがないように、負
帰還ループが形成されてない状態では演算増幅器
１２の入力側を接地電位とする。
は次の理由による。即ちスイツチ１４，１５を
OFFの状態でスイツチ１１を電圧源２２側に接
続すると、負帰還増幅器２１の負帰還ループが遮
断されているため、演算増幅器１２の出力側に電
圧源２２の電圧V1よりも高い電圧が現われるこ
とがあり、この状態でスイツチ１４，１５をON
にすると、その高電圧により負荷２３が損傷する
おそれがある。このようなことがないように、負
帰還ループが形成されてない状態では演算増幅器
１２の入力側を接地電位とする。
負荷２３によつてはその端子に電圧が現われて
いることがある。例えば第１図に示すように、ト
ランジスタ２８，２９が直列に接続され、その一
端は電源端子に接続され、他端は接地されている
ものがあり、トランジスタ２８，２９の接続点を
負荷端子とする場合に、トランジスタ２８が導
通、トランジスタ２９が不導通状態にあると、そ
の負荷端子には電源電圧Vccに近い電圧V2が現
われている。このような場合負荷２３とスイツチ
１４との接続点２７は第２図Ｄに示すように初期
状態（時点t0）で電圧V2が現われている。よつて
スイツチ１４，１５をONにすると、演算増幅器
１２の入力側が接地されているため、時点t1に接
続点２７の電圧VsはV2より０に下り、このため
に負荷２３に大きな電流が流れ、負荷２３が損傷
することがあつた。またスイツチ１４がOFFの
状態で演算増幅器１２の出力側はゼロ電位であ
り、接続点２７はV2であるため、スイツチ１４
をONにした時にスイツチ１４にアークが発生
し、スイツチを劣化するおそれもあつた。
いることがある。例えば第１図に示すように、ト
ランジスタ２８，２９が直列に接続され、その一
端は電源端子に接続され、他端は接地されている
ものがあり、トランジスタ２８，２９の接続点を
負荷端子とする場合に、トランジスタ２８が導
通、トランジスタ２９が不導通状態にあると、そ
の負荷端子には電源電圧Vccに近い電圧V2が現
われている。このような場合負荷２３とスイツチ
１４との接続点２７は第２図Ｄに示すように初期
状態（時点t0）で電圧V2が現われている。よつて
スイツチ１４，１５をONにすると、演算増幅器
１２の入力側が接地されているため、時点t1に接
続点２７の電圧VsはV2より０に下り、このため
に負荷２３に大きな電流が流れ、負荷２３が損傷
することがあつた。またスイツチ１４がOFFの
状態で演算増幅器１２の出力側はゼロ電位であ
り、接続点２７はV2であるため、スイツチ１４
をONにした時にスイツチ１４にアークが発生
し、スイツチを劣化するおそれもあつた。
〈考案の概要〉
この考案は負荷に電圧を印加するに先立ち、そ
の負荷に電圧を印加するためのスイツチの両端を
負荷の測定端子と同一の電位に自動的に設定する
ように構成して、負荷の測定端子に電圧が生じて
いるような場合でも負荷を損傷するおそれがな
く、またスイツチを劣化するおそれがない電圧印
加電流測定装置を提供することにある。
の負荷に電圧を印加するためのスイツチの両端を
負荷の測定端子と同一の電位に自動的に設定する
ように構成して、負荷の測定端子に電圧が生じて
いるような場合でも負荷を損傷するおそれがな
く、またスイツチを劣化するおそれがない電圧印
加電流測定装置を提供することにある。
〈実施例〉
第３図はこの考案による電圧印加電流測定装置
の実施例を示し、第１図と対応する部分に同一符
号を付けてある。この考案においては抵抗器１６
及びスイツチ１４の接続点とバツフア回路１８の
出力側とは引算回路３１に接続され、その両入力
の差が出力される。また差動増幅器２４の出力側
は比較器３２，３３の各一方の入力側に接続され
る。引算回路３１の出力側と、基準電源３４，３
５とはそれぞれスイツチ３６，３７により切替え
て比較器３２，３３の他方の入力側に接続され
る。比較器３２，３３の各出力側はそれぞれ分離
用ダイオード３８，３９を通じて演算増幅器１２
の反転入力側に接続される。差動増幅器２４の出
力側とバツフア回路１８の出力側とがスイツチ４
１でAD変換器２５に切替え接続される。スイツ
チ３６，３７，４１は連動とされ、スイツチ３
６，３７，４１が各ａ側に切替えられると、引算
回路３１を比較器３２，３３に接続し、バツフア
回路１８をAD変換器２５に接続し、各ｂ側に切
替えられると、基準電源３４，３５を比較器３
２，３３に接続し、差動増幅器２４をAD変換器
２５に接続する。スイツチ１４，１５，３６，３
７，４１は制御装置４２により第４図に示すよう
に制御される。
の実施例を示し、第１図と対応する部分に同一符
号を付けてある。この考案においては抵抗器１６
及びスイツチ１４の接続点とバツフア回路１８の
出力側とは引算回路３１に接続され、その両入力
の差が出力される。また差動増幅器２４の出力側
は比較器３２，３３の各一方の入力側に接続され
る。引算回路３１の出力側と、基準電源３４，３
５とはそれぞれスイツチ３６，３７により切替え
て比較器３２，３３の他方の入力側に接続され
る。比較器３２，３３の各出力側はそれぞれ分離
用ダイオード３８，３９を通じて演算増幅器１２
の反転入力側に接続される。差動増幅器２４の出
力側とバツフア回路１８の出力側とがスイツチ４
１でAD変換器２５に切替え接続される。スイツ
チ３６，３７，４１は連動とされ、スイツチ３
６，３７，４１が各ａ側に切替えられると、引算
回路３１を比較器３２，３３に接続し、バツフア
回路１８をAD変換器２５に接続し、各ｂ側に切
替えられると、基準電源３４，３５を比較器３
２，３３に接続し、差動増幅器２４をAD変換器
２５に接続する。スイツチ１４，１５，３６，３
７，４１は制御装置４２により第４図に示すよう
に制御される。
初期状態のステツプS1ではスイツチ１４，１５
はOFF、スイツチ３６，３７，４１はａ側とさ
れ、スイツチ１４の抵抗器１６側の電圧V0は不
定であり、接続点２７の電圧は負荷２３の端子電
圧V2であり、差動増幅器２４の出力電圧Vmはゼ
ロである。
はOFF、スイツチ３６，３７，４１はａ側とさ
れ、スイツチ１４の抵抗器１６側の電圧V0は不
定であり、接続点２７の電圧は負荷２３の端子電
圧V2であり、差動増幅器２４の出力電圧Vmはゼ
ロである。
ステツプS2でスイツチ１５をONにする。この
時、スイツチ１４はOFFで抵抗器１６に電流が
流れていないため、差動増幅器２４の出力はゼロ
であり、このゼロが比較器３２，３３の一方の入
力として与えられている。一方、負荷２３の測定
端子の電圧V2がスイツチ１５を通じ、更にバツ
フア回路１８を通じて引算回路３１に入力され、
引算回路３１の他方の入力はゼロであるから、引
算回路３１から負荷２３の測定端子の電圧V2が
比較器３２，３３へ入力され、比較器３２，３３
の出力が演算増幅器１２へ帰還され、引算回路３
１の両入力が等しくなるように動作し、抵抗器１
６及びスイツチ１４の接続点の電圧V0がV2とな
る。
時、スイツチ１４はOFFで抵抗器１６に電流が
流れていないため、差動増幅器２４の出力はゼロ
であり、このゼロが比較器３２，３３の一方の入
力として与えられている。一方、負荷２３の測定
端子の電圧V2がスイツチ１５を通じ、更にバツ
フア回路１８を通じて引算回路３１に入力され、
引算回路３１の他方の入力はゼロであるから、引
算回路３１から負荷２３の測定端子の電圧V2が
比較器３２，３３へ入力され、比較器３２，３３
の出力が演算増幅器１２へ帰還され、引算回路３
１の両入力が等しくなるように動作し、抵抗器１
６及びスイツチ１４の接続点の電圧V0がV2とな
る。
次にステツプS3でスイツチ１４をONにする。
この時、スイツチ１４の両端は共に電圧V2とな
り、スイツチ１４に電流が流れず、負荷２３に過
大電流が流れて負荷２３が損傷するおそれがな
く、スイツチ１４に放電が生じてスイツチ１４が
劣化するおそれもない。この時必要に応じて負荷
測定端子の電圧V2を表示器２６で知ることがで
きる。
この時、スイツチ１４の両端は共に電圧V2とな
り、スイツチ１４に電流が流れず、負荷２３に過
大電流が流れて負荷２３が損傷するおそれがな
く、スイツチ１４に放電が生じてスイツチ１４が
劣化するおそれもない。この時必要に応じて負荷
測定端子の電圧V2を表示器２６で知ることがで
きる。
ステツプS4でスイツチ３６，３７，４１をｂ側
に接続する。この時接続点２７の電圧Vsは第１
図について説明した従来技術と同様の値になり、
差動増幅器２４の出力から負荷電流Ilに比例した
電圧Vmが得られる。この時、抵抗器１６に過電
流が流れると比較器３２又は３３から出力が生
じ、これが演算増幅器１２に負帰還され、過電流
が制限される。例えば負荷２３へ流れる電流Ilが
過大になると、差動増幅器２４の出力は大きな負
の値になり、これは基準電源３５の負の基準電圧
よりも更に負であつて、比較器３３の出力が正と
なり、これは演算増幅器１２で反転されて演算増
幅器１２の出力電圧を低下するように作用する。
に接続する。この時接続点２７の電圧Vsは第１
図について説明した従来技術と同様の値になり、
差動増幅器２４の出力から負荷電流Ilに比例した
電圧Vmが得られる。この時、抵抗器１６に過電
流が流れると比較器３２又は３３から出力が生
じ、これが演算増幅器１２に負帰還され、過電流
が制限される。例えば負荷２３へ流れる電流Ilが
過大になると、差動増幅器２４の出力は大きな負
の値になり、これは基準電源３５の負の基準電圧
よりも更に負であつて、比較器３３の出力が正と
なり、これは演算増幅器１２で反転されて演算増
幅器１２の出力電圧を低下するように作用する。
ステツプS5でスイツチ３６，３７，４１をａ側
に接続して、スイツチ１４の両端を電圧をV2と
し、その後ステツプS6でスイツチ１４をOFFと
する。この時スイツチ１４は両端電圧が等しいた
め、アークは発生しない。ステツプS7でスイツチ
１５もOFFとして初期状態に戻り、次のテスト
に移る。
に接続して、スイツチ１４の両端を電圧をV2と
し、その後ステツプS6でスイツチ１４をOFFと
する。この時スイツチ１４は両端電圧が等しいた
め、アークは発生しない。ステツプS7でスイツチ
１５もOFFとして初期状態に戻り、次のテスト
に移る。
負荷２３としては第３図に示すトランジスタ回
路の他に第５図Ａに示すようにフリツプフロツプ
４３のＱ出力側を測定端子とする場合、第５図Ｂ
に示すように入力バツフア４４の入力側及び出力
バツフア４５の出力側が測定端子に接続され、こ
れらバツフア４４，４５を制御端子４６の制御信
号により切替えて動作状態とする入出力回路、第
５図Ｃに示すように測定端子が誤つて接地されて
いたり、電源端子に接続された場合、第５図Ｄに
示すように負荷２３の複数の端子を複数のリレー
接点４７を切替えて電圧源、即ち第３図の接続点
２７に接続して測定する場合などに適用される。
これらにおいて半導体素子を損傷したり、リレー
接点４７を劣化したりするおそれがない。
路の他に第５図Ａに示すようにフリツプフロツプ
４３のＱ出力側を測定端子とする場合、第５図Ｂ
に示すように入力バツフア４４の入力側及び出力
バツフア４５の出力側が測定端子に接続され、こ
れらバツフア４４，４５を制御端子４６の制御信
号により切替えて動作状態とする入出力回路、第
５図Ｃに示すように測定端子が誤つて接地されて
いたり、電源端子に接続された場合、第５図Ｄに
示すように負荷２３の複数の端子を複数のリレー
接点４７を切替えて電圧源、即ち第３図の接続点
２７に接続して測定する場合などに適用される。
これらにおいて半導体素子を損傷したり、リレー
接点４７を劣化したりするおそれがない。
〈効果〉
以上述べたようにこの考案によれば、負荷の測
定端子に電圧がある場合でも、負荷や測定器を損
傷することなく電流を測定することができる。し
かもその測定時の過電流を制限するための比較器
３２，３３を利用して、引算回路３１、スイツチ
３６，３７を付加するのみで簡単に構成すること
ができる。
定端子に電圧がある場合でも、負荷や測定器を損
傷することなく電流を測定することができる。し
かもその測定時の過電流を制限するための比較器
３２，３３を利用して、引算回路３１、スイツチ
３６，３７を付加するのみで簡単に構成すること
ができる。
第１図は従来の電圧印加電流測定装置を示すブ
ロツク図、第２図はその動作を説明するための
図、第３図はこの考案による電圧印加電流測定装
置の一例を示すブロツク図、第４図は第３図の動
作を説明するための図、第５図は各種負荷を示す
図である。 １２：演算増幅器、１８：バツフア回路、２
１：負帰還増幅器、２２：電圧源、２３：負荷、
２４：差動増幅器、２５：AD変換器、２６：表
示器、３１：引算回路、３２，３３：比較器、３
４，３５：基準電源、４２：スイツチ制御回路。
ロツク図、第２図はその動作を説明するための
図、第３図はこの考案による電圧印加電流測定装
置の一例を示すブロツク図、第４図は第３図の動
作を説明するための図、第５図は各種負荷を示す
図である。 １２：演算増幅器、１８：バツフア回路、２
１：負帰還増幅器、２２：電圧源、２３：負荷、
２４：差動増幅器、２５：AD変換器、２６：表
示器、３１：引算回路、３２，３３：比較器、３
４，３５：基準電源、４２：スイツチ制御回路。
Claims (1)
- 電圧源と、その電圧源が入力側に接続され、帰
還路にバツフア回路をもつ負帰還増幅器と、その
負帰還増幅器の増幅出力側と負荷との間に挿入さ
れた第１スイツチと、その第１スイツチ及び負荷
の接続点と上記バツフア回路との間に直列に挿入
された第２スイツチと、上記第１スイツチ及び増
幅器の出力側間に直列に挿入された第１抵抗器
と、その第１抵抗器の両端に接続され、これを流
れる電流に対応した電圧を検出する差動増幅器
と、上記第１抵抗器及び第１スイツチの接続点と
上記バツフア回路の出力側との間に接続され、そ
の両入力の差を出力する引算回路と、上記差動増
幅器の出力側がそれぞれ一方の入力側に接続され
各出力側が上記負帰還増幅器の入力側に接続され
た第１及び第２比較器と、第１及び第２基準電圧
をそれぞれ発生する第１及び第２基準電源と、こ
れら第１及び第２基準電源と上記引算回路の出力
側とをそれぞれ切替えて上記第１及び第２比較器
の各他方の入力側に接続する第１及び第２切替ス
イツチとを具備する電圧印加電流測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP263584U JPS641648Y2 (ja) | 1984-01-11 | 1984-01-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP263584U JPS641648Y2 (ja) | 1984-01-11 | 1984-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61158862U JPS61158862U (ja) | 1986-10-02 |
| JPS641648Y2 true JPS641648Y2 (ja) | 1989-01-13 |
Family
ID=30476497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP263584U Expired JPS641648Y2 (ja) | 1984-01-11 | 1984-01-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS641648Y2 (ja) |
-
1984
- 1984-01-11 JP JP263584U patent/JPS641648Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61158862U (ja) | 1986-10-02 |
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