JPH0278962A - 補償型電流検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電流検出回路に関し、特に、電力用トランジス
タを通って流れる電流を正確に検出する手段に関する。

［従来の技術及びその課″Ｘ１］ 負荷電流の制御や制限を行うため、または特定の電流レ
ベルに達した時点を確定するために、負荷を通って流れ
る負荷電流を検出することが、多くの場合、望ましいか
必要である。

負荷を直列に既知の値の抵抗を設けると共に、この抵抗
の両端間に現われる電圧を検出することによって、負荷
電流の振幅を検知する手法が知られている。しかしなが
ら、非常に大きい負荷電流が流れる回路では、抵抗が電
力を消費し、また電流を不当に制限するので、この手法
は望ましくない。

米国特許第４．５５３，０８４号には、電力用トランジ
スタを流れる負荷電流を検出するために電流「ミラー」
用トランジスタを電力用トランジスタと１１列に接続し
て使用することが記載されている。電流ミラー用トラン
ジスタは電力用トランジスタに対して寸法を既知の比率
だけ小さくして（即ち、１／Ｎに）製造されて、電力用
トランジスタの電流のＮ分の１の電流を通すようになっ
ている。また、小さな抵抗を電流ミラー用トランジスタ
のソース電極に接続し、これにより負荷電流に比例した
電流を検出して、負荷電流に比例した電圧を発生するよ
うになっている。しかしながら、下達するように、電流
検出用抵抗を使用すると電圧のオフセットが生じ、これ
によって電流ミラー用トランジスタに流れる電流はもは
や負荷電流に比例しなくなる。

前記米国特許第４，５５３．０８４号に開示された従来
の検出回路、及びそれに伴なう諸問題について、第１図
を参照して説明する。負荷２　は、出力端子１５と電位
ｖＤＤが印加される給電−子１７との間に接続されてい
る。負荷を流れる電流をスイッチングするように設計さ
れたＮ導電型の電力用ＭＯＳトランジスタＴ１のソース
・ドレイン間導通路は、出力端子１５及びアース端子１
３の間に接続されている。また、電流ミラー用トランジ
スタＴ２のドレイン・ソース間導通路は端子１５及び検
出用ノード１９の間に接続され、電流検出用抵抗Ｒ１は
端子１９及びアース端子１３の間に接続されている。ト
ランジスタＴ１及びＴ２のそれぞれのゲート電極は、み
力電圧ＶＩＮが印加される端子２１に共通に接続されて
いる。また、トランジスタＴ１及びＴ２は、トランジス
タＴ１がトランジスタＴ２のｒＮＪ倍の寸法（大きさ）
となるように製造されている。−例として、トランジス
タＴ１の形状寸法をトランジスタＴ２の場合の１００倍
にすることができ、このため同じバイアス状態において
、トランジスタＴ１を流れる電流はトランジスタＴ２を
流れる電流の１００倍となる。従って、同じバイアス状
態において、トランジスタＴ２の実効インピーダンスは
トランジスタＴ１の場合のｒＮＪ倍となる。

抵抗ＲＰのインピーダンスが無視できれば、トランジス
タＴ２のソースは実効的に接地されていることになり、
このためトランジスタＴ２を流れる電流はトランジスタ
Ｔ１を流れる電流のＮ分の１となって、線形に追従する
（正比例する）。しかしながら、トランジスタＴ２のソ
ース電流路には抵抗ＲＲが存在しているので、トランジ
スタＴ２のソースにはＲｐを流れる電流に応じて変化す
る電圧が発生する。即ち、抵抗Ｒ１を流れる電流が増加
するにつれて、トランジスタＴ２のソースに現われる電
圧が増大し、これによってトランジスタＴ２のゲート・
ソース間電圧ｖＧ８及びドレイン・ソース間電圧ｖＤｓ
が低下する。この結果、トランジスタＴ２のＶＧｓ及び
ｖＤｓはトランジスタＴ１のＶ。８及びｖＤＳともはや
それぞれ等しくなくなるので、トランジスタＴ２を流れ
る電流はトランジスタＴ１を流れる電流には比例しなく
なる。

抵抗Ｒｐ自体は非常に小さくすることができ、この場合
、エラー即ちオフセットは無視し得る。

しかしながら、用途によっては抵抗Ｒｐを非常に小さく
することが不可能な場合があり、また抵抗Ｒを非常に小
さく製造した場合、電圧Ｖ、の検出は困難となり、エラ
ーを生じ易い。

［課題を解決するための手段］ 本発明では、従来技術の問題は、電流ミラー用トランジ
スタのソース電流路に電流検出用抵抗が存在するために
生じるエラーを補償する手段を具備した新規な基準回路
を用いることによって解消される。

［図面を参照した発明の詳細な説明］ 第２図を参照すると、回路は給電端子１７及び出力端子
１５の間に接続された誘導性負荷ＺＬと、ソース・ドレ
イン間導通路が出力端子１５及びアース端子１３の間に
接続されたＮ導電型の電力用ＭＯＳトランジスタＴ１と
、ドレイン拳ソース間導通路が端子１５及び１９の間に
接続されたＮ導電型の電流ミラー用ＭＯＳ）ランジスタ
Ｔ２と、端子１９及びアース端子１３の間に接続された
抵抗ＲＰとを備えている。第２図の回路において、負荷
２．は誘導性負荷として示しであるが、この負荷は抵抗
性又はリアクタンス性の何れであってもよいし、若しく
は線型及び非線型の一方又は両方の負荷から成るもので
あってもよい。補償基準回路２２は、電位ｖ８の給電端
子２５及び基準ノード２３の間に接続された通電用抵抗
Ｒｐと、基準ノード２３及びアースの間に接続された基
準抵抗Ｒａと、ドレイン・ソース間導通路がノード２３
及びアース端子１３の間に接続されたＭＯＳトランジス
タＴ３とを備えている。トランジスタＴ１、Ｔ２及びＴ
３のそれぞれのゲート電極は端子２１に共通に接続され
ており、この端子２１１にはこれらのトランジスタのタ
ーン・オン及びターン・オフを制御する制御電圧ｖ１Ｎ
が印加される。

また、トランジスタＴＩ、Ｔ２及びＴ３は同一導電型（
例えば、Ｎ導電型）であり、このためこれらのトランジ
スタは同時にオン及びオフに切り換えられる。二人力比
較器２７は種々の既知の比較器や差動増幅器回路のうち
の任意のもので構成することができ、その一方の入力端
子（反転入力端子）はノード２３に接続され、他方の入
力端子（非反転入力端子）はノード１９に接続されてい
る。比較器２７のトリップ点は、ノード１９の電圧Ｖ　
とノード２３の電圧ｖ２３とが等しくなったときに生じ
る。比較器２７の出力信号は、電流制限や電力用トラン
ジスタＴ１の遮断、或いは特殊の用途で要求される他の
機能を実行するために使用することができる。

以下の説明を容易にするために、！、は負荷Ｚ　を通っ
て流れる電流、■ＤｌはＴ１のドレインし ・ソース間導通路を通って流れる電流、ＩＤ２はＴ２の
ドレイン・ソース間導通路を通って流れる電流、■　　
（又はＴ３）はＴ３のドレイン・ソース間導通路を通っ
て流れる電流、■、はＲｐを流れる電流、またＩＲはＲ
Ｒを流れる電流であるとする。

トランジスタＴＩ、Ｔ２及びＴ３は絶縁ゲート型電界効
果トランジスタ（ＩＧ−ＦＥＴ）で構成され、各トラン
ジスタはソース及びドレイン電極によって限定される主
導通路を有し、ゲート電極、即ち制御電極の電位によっ
て主導通路の導電率が決定される。

第２図の回路において、トランジスタＴ１は主として負
荷Ｚ１．を流れる電流を制御する電力用スイッチとして
示しである。このため、トランジスタＴ１はトランジス
タＴ２及びＴ３のｒＮＪ倍の寸法に作られている。ここ
で、ｒＮＪは１より大きい値である。また、第２図の回
路では、トランジスタＴ２及びＴ３が同一寸法に作られ
、これによって同じバイアス状態において、これらのト
ランジスタは等しい電流を流すことができ、ドレイン・
ソース間の実効インピーダンスが実質的に参口互に等し
くなる。以下の説明を簡単にするために、Ｎを１００と
する。しかしながら、実際には、Ｎは１００よりも相当
に大きい値又は１００よりも小さい値に選択することが
できる。

トランジスタＴ２はトランジスタＴ１を通って流れる電
流を「反映」するように設計されている。

このためＮが１００に等しく、かつトランジスタＴ２が
トランジスタＴ１と同様にして駆動されるとき、Ｔ２を
通る電流Ｉ　はＴ１を通る電流”ＤＩのＮ分の１になる
。

抵抗Ｒ４は「反映」された電流を負荷に流れる電流゛の
レベルに比例しかつこの電流レベルを表わす電圧Ｖｐに
変換するために使用される。しかしながら、前にも述べ
たように、トランジスタＴ２を通る電流は電流検出用抵
抗Ｒ１に流れるのでＩＤ２はＩＤ１／Ｎに等しくはなら
ない。例えば、１０Ａの°電流がトランジスタＴ１を流
れるとき、その電流を検知するものとする。Ｎが１００
で、かつＲｐが１０オームであるとすれば、この条件は
０．１Ａの電流がトランジスタＴ２を流れるときに成立
する。しかしながら、Ｔ２を流れる電流が０．１Ａに等
しければ、電圧Ｖｐは１ボルトになる。Ｖｐが１ボルト
であれば、トランジスタＴ２のゲート・ソース間電圧ｖ
Ｇｓ及びドレインφソース間電圧ｖＤｓは、トランジス
タＴ１のｖＧｓ及びＶ　に比して１ボルトだけ小さくな
る。このため、Ｓ トランジスタＴ２を通って０．１Ａの電流（ＩＤ２）が
流れるとき、トランジスタＴ１を通って流れる電流（１
、、）はＩＯＡよりも相当大きくなることになる。　　
　・ 従って、Ｒｐを流れる？Ｉｉ流の増加によりトランジス
タＴ２のソー゛スの“電圧Ｖｐが増大するにつれて、ト
ランジスタＴ２のｖＧｓ及びｖＤｓはトランジスタＴ１
のｖＧｓ及びｖＤｓに比して小さくなり、これによって
トランジスタＴ２を流れる電流’Ｄ２がｌ　Ｄｌ／’Ｎ
よりも小さくなる。このため、例えば、ｋ′を流れる電
流０．１ＡによりｖＰが１ボルトに達したとき、電流’
ＤｌはＩＯＡよりも相当に大きくなっていることになる
。ＩＯＡが限界レベルであって、゛過大な電流の通電を
防止するのにトランジスタＴ１を限界レベルでオフに切
り換えなければならない場合、限界レベルを超える電流
が流れて、危険な状態が・生じることはなる。

従って、トランジスタＴ１を流れる電流が所望レベルに
あるとき、この電流を検出しかつ確定できることが重要
であることは明瞭である。

、以下において、第２図の回路が抵抗Ｒｐによる電圧の
オフセットを補償すると共に、トランジスタＴ１を流れ
る電流を表わす基準電圧及び基準電流を発生する点（９
゛ついで説明する。特に、基準回路２２が、電力トラン
ジスタＴ１の電流ＩＤ１に比例した基準電流ＩＩ、を生
成するという点について明らかにする。

第３Ａ図、第３Ｂ図及び第３Ｃ図を参照して、本発明を
実施した回路の補償効果について詳しく説明する。

第３Ａ図は「理想」状態を示したものである。

即ち、この場合、実効インピーダンスＲ／Ｎを何する第
１のトランジスタスイッチＴ１が実効インピーダンスＲ
を何する第２のトランジスタスイッチＴ２と並列に接続
され、電流■１がトランジスタＴ２を通って流れ、しか
も電流Ｎ　Ｉ　＋がトランジスタＴ１を流れるとすれば
、トランジスタＴ１の電圧降下Ｎ　Ｉ　、　　（Ｒ／Ｎ
）はトランジスタＴ２の電圧降下１．Ｒと等しくなる。

トランジスタＴ２を流れるこの「理想」電流■１は、数
学的には次のように表わすことができる。

１、−Ｖ／Ｒ（１） 式中、ＲはトランジスタＴ２のソース・ドレイン間導通
路の実効インピーダンスであり、■はノード１の電圧で
ある。

第３Ｂ図は第１図によって示した「実際の」状態を図示
するものである。この第３Ｂ図は第１図の回路を簡略化
した等節回路であり、抵抗Ｒ１は電流ミラー用トランジ
スタＴ２のソース・ドレイン間導通路と直列に接続され
ていて、トランジスタＴ１及び負荷Ｚ　ｔ、を流れる電
流を表わす電圧Ｖ　を発生するためのものである。抵抗
Ｒｐの存在により、トランジスタＴ２を流れる実際の電
流■　は「理想」電流ＩＩに比して小さい。

トランジスタＴ２を流れる実際の電流ＩＡは、数学的に
は次のように表わすことができる。

１　−Ｖ／　（Ｒ＋ＲＰ）　　　　　（２）式中、■は
第３Ａ図及び第３Ｂ図のノード１、並びに第１図及び第
２図のノード１５における電圧であり、Ｒ及びＲｐはそ
れぞれトランジスタＴ２及び抵抗（Ｒ１）の実効抵抗値
である。

ＩＡはエラー成分Δ■だけ理想電流１１よりも小さい。

このエラー成分ΔＩは次式で表わすことができる。

ΔＩ−１．−ＩＡ（３） 第３Ｂ図の簡易等価回路に基づき、ＩＡは次の２式の何
れでも表わすことができる。

１Ａ−Ｖ、　／ＲＰ、　　　　　　（４）叉はＩ　−Ｖ
／　（Ｒ＋ＲＰ） 式中、■及びＶ、はそれぞれノード１及びノード１９の
電圧である。

■Ａ対■ｌの比は次のように表わすことができる。

ＩＡ　　　Ｖ／　（Ｒ＋ＲＲ）　　　　Ｒ、、ｓ＊　□
　　（５） ＩＴ　　　　　　Ｖ／　（Ｒ）　　　　Ｒ＋ＲＰ従って
、Ｉ　　＝　Ｉ　　　［Ｒ／　（Ｒ＋　Ｒｐ　）　］　
　（６ａ）１　−１　　［（Ｒ＋Ｒ，）／Ｒ１（６ｂ）
ＩＡ の両式が導かれる。

（５）式、（６ａ）式及び（６ｂ）式を検討すると、前
述したように、電流ミラー用トランジスタＴ２を流れる
実際の電流！いは抵抗Ｒｐがあるために「理想」電流に
比して小さく、抵抗Ｒｐがゼロ・オームに等しいとすれ
ば（即ち、インピーダンスが無視できるとすれば）、Ｉ
ＡはＩ、と等しくなることがわかる。

’Ｊａ　３　Ｃ図に示した基準回路２２の簡易等価回路
図を参照すると、次の関係式が得られる。

ＩＦｗＭ−ＩＲ＋１３　　　　　　　　　　（７）１　
　”　（ＶＲ／Ｒ３）＋　（ＶＲ／ＲＲ）（７ａ）式中
、■　は第２図の抵抗町を流れる基準電流、Ｉ３はトラ
ンジスタＴ３を流れる補償用電流、またＲ　は抵抗（Ｒ
Ｒ）の抵抗値である。

従って、ノード２３の電圧ｖ２３即ちＶＲは次のように
表わすことができる。

１３Ｒ３−ＩＲＲＲ−ＶＲ（８） ここで、第２図の回路を参照すると、トランジスタＴ２
及びＴ３は同様のプロセスによって同一寸法（形状寸法
）を有するように作られている。

従って、同じバイアス状態において、これらのトランジ
スタのソース・ドレイン間の実効インピーダンスは等し
い。このため、トランジスタＴ３の実効インピーダンス
Ｒ３とトランジスタＴ２の実効インピーダンスＲとが等
しいとすることができる。第２図で、Ｒ１？はＲ１と等
しく構成される。

従って、ｖＩ？がＶｐに等しく、前述したように、例え
ばＺＬを流れる負荷電流を遮断する所定のトリップ点の
電圧を与えるとき、Ｉ３及びＩＲの間の関係式は（８）
式から次のように導くことかできる。即ち、 １３−　ＩＲＲＲ／Ｒ３−ＶＲ／Ｒ３（９）ココテ、ｖ
　　−ｖ　　かつＲＰ−ＲＰであり、ＲＰ ＩＲ−ＶＲ／ＲＰｈ’つＶＲ／ＲＲ−ＶＰ／ＲＰが成１
ｙするので、 ＩＲ，、，１Ａ（１０） （９）式において、ＩＲをＩＡで置換すれば、トランジ
スタＴ３を流れる電流１３は次のように表オ〕すことが
できる。

Ｉ３麟１Ａ（ＲＰ／Ｒ３）　　　　（１１）Ｒ−Ｒであ
ると、トランジスタＴ３の電流１　は次式で表わすこと
ができる。

１３−　ＩＡ（Ｒ，／Ｒ）　　　　　（１２）Ｖ　Ｒ”
　Ｖ　ｐ　−ＲＲ−ＲｐかつｖＲ／ＲＲ纏ｖＰ／Ｒ，が
成立するので、（７ａ）式は次のように書き直すことが
できる。

■　−（Ｖ　　／Ｒ）＋　（ＶＰ／ＲＰ）　　　（１３
）Ｆ１？３ また、（４）式からＶ、／ＲＰ−ＩＡが成立する。この
ため、（１３）式は次式のように書き直すことができる
。

（１２）式の１３を（１４）式に代入すれば、次式が得
られる。

■Ｆ−ＩＡ＋ＩＡ、（ＲＰ／Ｒ）　　　（１５）又は、
ＩＰ−ＩＡ　［（Ｒ＋ＲＰ）／Ｒ１（１６）（１５）式
及び（１６）式と（６ｂ）式とを比較すれば、（１５）
式及び（１６）式にて得られるＩｐは「理想」電流１．
と等しいことがわかる。

概説すると、以上かつ、基準回路にトランジスタＴ３を
付加することによって、回路網２２で生じた電流ＩＰは
■１に十分に近似し、このためＩＦはｌＤ１／Ｎと近似
的に等しくなることが明らかとなった。既述したように
、ｖＲがＶｐに等しく、かつＲＰがＲＲに等しいとき、
Ｉｐは（ｖＲＺＲＲ＋ｖＲ／Ｒ３）と等しくなる。そし
てまず、Ｖ　ｌ？　−Ｖ　ｐ　カ成立すルノテ、ｖＲ／
ＲＲがｖＰ／Ｒに等しくなり、かつＩＡに等しくなる。

このため、■ｌ、は（ＩＡ＋ｖＲ／Ｒ３）に等しくなる
。

次に、トランジスタＴ２及びＴ３が同一寸法に作られて
いる場合、ｖＲ／Ｒ３はｖＲ／Ｒと等しくなり、ｖ　／
ＲはＩＰＲＰ／Ｒに等しい。マタ、？ ＩＲはＶ　に等しいので、ＩＰはＩＡと等しＰ　　Ｐ　
　　　Ｐ く、かつＩ　　Ｒ／ＲはＩＡ　（ＲＰ／Ｒ）と等しＲＰ くなる。このため、ＩＦは（１５）式及び（１６）式の
等式のように示される。

従って、以上より、基準電流ＩＰは「理想」電流ｌ　と
等しくなることがわかった。また、ｌｌ菫 はＩＤｌ／Ｎに等しいので、同様にしてＩＦはＩＤＩ／
Ｎに等しい。

第２図の回路を検討すると、電流ミラー用トランジスタ
Ｔ２のソース・ドレイン間導通路と直列に接続された抵
抗ＲＰが存在することにより生ずる「エラー」は、基準
抵抗ＲＲと並列にトランジスタＴ３のソース・ドレイン
間導通路を接続することによって補償することができ、
この結果、東方用トランジスタを流れる電流に比例した
基準電流１１Ｆが得られることがわかる。

従って、この電流ｉｐは負荷を流れる電流を示しており
、このため以下の例示によって立証されるように、−層
正確な結果を得るのに使用することができる。

第２図において、ＲＰが２５０オームで、トランジスタ
Ｔ１の寸法がトランジスタＴ２及びＴ３の各寸法の１０
０倍であるとする。また説明の簡単のため、トランジス
タＴｌ、Ｔ２．Ｔ３のソース・ドレイン間インピーダン
スが動作範囲内においてそれらの寸法に逆比例するとす
る。

このため、トランジスタＴ１のソース・ドレイン間の実
効インピーダンスＲＤｓは、トランジスタＴ２及びＴ３
の各ＲＤＳの１００分の１である。基■電流ＩＦの値は
、トランジスタＴ３を回路から取り去った場合と、トラ
ンジスタＴ３を回路に接続した場合とについて算出する
ことができる。トランジスタＴ３が存在しないとき、■
Ｄ２−２ミリアンペア（ｍＡ）かつＲＰ−２５０オーム
の場合、■　は２ｎ＋Ａの基準電流について０．５ｖに
なる。

トランジスタＴ２のＲを５００オームとすれば、Ｓ ノード１５の電圧は１，５Ｖになる。この条件において
、トランジスタＴ１のＲＤｓは５オームとなり、かつ電
ｆｆ１ｌｏｔは３００ｍＡになる。このことは、トラン
ジスタＴ１及びトランジスタＴ２の間の予想電流比１０
０対１においてかなりの差、即ち「エラー」があること
を表わしている。

一方、回路にトランジスタＴ３が接続され、かつトラン
ジスタＴ３のＲＤｓがトランジスタＴ２のＲＤｓに等し
い場合、１＋ｎＡの電流がトランジスタＴ３を通って流
れると共に、？ｎＡの電流が抵抗ＲＲを流れるとき、Ｖ
　Ｒ−Ｖ　ｐ　””　０　、　５　Ｖの条件が成立する
。従って、このときＩｐは３ｍＡになり、これは実際上
、トランジスタＴ１との間の予想電流比１／１００即ち
１／Ｎを満たす。

第４図に示すように、デバイス（例えば、トランジスタ
ＴＩ、Ｔ２及びＴ３）を同様に製造すると共に、同一雰
囲気や類似雰囲気に露出させるように保証するために、
トランジスタＴｌ、Ｔ２及びＴ３は同じ集積回路４０上
に形成することが好ましい。同じ集積回路上に形成して
、デバイスが物理的に近接するようになすことの他に、
デバイスのパラメータ及び応答を一層有効にするために
デバイスのゲート長を整合させることもできる。

第２図の回路及び以上の説明では、トランジスタＴ２及
びＴ３が同一・］°法であるとした。しかしながら、抵
抗Ｒ及びＲＲの抵抗値の値を対応して設定すれば、トラ
ンジスタＴ２及びＴ３を異なる寸法を４するように選択
または製造することができる。トランジスタＴ２及びＴ
３、並びに抵抗Ｒｐ及びＲＲの間の一般式は次のように
表わすことができる。

Ｔ３ＷＴ２ ＲＲＲＰ 式中、ＷＴ２及びＷＴ３はトランジスタＴ２及びＴ３の
ゲート幅（即ち寸法）をそれぞれ示している。

以上、本発明をＮ導電型のトランジスタを使用して説明
した。しカルながら、この代わりに異なる導電型のトラ
ンジスタを使用できることが理解されよう。また、本発
明を電界効果トランジスタを使用して説明したが、この
他に適切なスイ・ソチング・デバイスを使用することも
できる。

【図面の簡単な説明】

第１図は従来技術による回路を示す回路図、第２図は本
発明を実施した回路番示す回路図、第３Ａ図は「理想」
電流ミラー検出回路を備えた回路の簡易等価回路図、第
３Ｂ図は第１図の回路の簡易等価回路図、第３Ｃ図は第
２図の基準回路２２の簡易等価回路図、また第４図は本
発明を実施する回路を組込んだ集積回路の一部分を示す
平面図である。 １３：アース端子、１５：出力端子、１７゜２５：給電
端子、２２；補償基準回路、２３：基準ノード、ＺＬ：
負荷、Ｔ１：電力用Ｍｏｓトランジスタ、Ｔ２：電流ミ
ラｍｍＭｏｓトランジスタ、Ｔ３：補償用ＭＯＳトラン
ジスタ、ＲＰ：電流検出用抵抗、Ｒｐ　：通電用抵抗、
ＲＲ：基桑用抵抗。

Claims (1)

1. 【特許請求の範囲】 １、（ａ）その間に動作電圧が印加される第１及び第２
   の給電端子と、 （ｂ）前記第１の給電端子及び第１のノードの間に負荷
   を接続する手段と、 （ｃ）前記第１のノード及び前記第２の給電端子の間に
   接続された主導通路を有し、前記負荷を通って流れる電
   流を制御する第１の半導体スイッチと、 （ｄ）前記第１のノード及び第２のノードの間に接続さ
   れた主導通路を有する第２の半導体スイッチ、ならびに
   前記第２のノード及び前記第２の給電端子の間に接続さ
   れた第１のインピーダンス手段を備える、前記負荷及び
   前記第１の半導体スイッチを通って流れる電流を検出す
   る手段と、 （ｅ）動作電位の点及び第３のノードの間に接続された
   基準電流発生回路、前記第３のノード及び前記第２の給
   電端子の間に接続された第２のインピーダンス手段、な
   らびに前記第３のノード及び前記第２の給電端子の間で
   前記第２のインピーダンス手段と並列に接続された主導
   通路を有する第３の半導体スイッチを備える、前記負荷
   を通って流れる前記電流に比例した電流を発生する基準
   回路と、を含んでいる組合せ回路。 ２、前記第１、第２及び第３のトランジスタのそれぞれ
   が、各前記トランジスタの前記主導通路を形成するソー
   ス・ドレイン間導通路、及び前記ソース・ドレイン間導
   通路の導電率を制御する制御電極を有する電界効果トラ
   ンジスタで構成され、前記第２のトランジスタの形状寸
   法が前記第３のトランジスタの形状寸法と同一に構成さ
   れ、このためそれぞれのゲート・ソース間及びドレイン
   ・ソース間に同じバイアスを加えた状態では、前記第２
   及び第３のトランジスタのソース・ドレイン間導通路の
   実効インピーダンスが相互に略等しくなり、かつ 前記第１のトランジスタの形状寸法が前記第２のトラン
   ジスタの前記形状寸法のＮ倍に構成され、このためそれ
   ぞれのゲート・ソース間及びドレイン・ソース間に同じ
   バイアスを加えた状態では、前記第１のトランジスタの
   ソース・ドレイン間導通路の実効インピーダンスが前記
   第２のトランジスタの前記実効インピーダンスのＮ分の
   １になっている請求項１記載の組合せ回路。 ３、前記第１、第２及び第３のトランジスタの前記制御
   電極に、同一の制御電位が加えられる請求項２記載の回
   路。 ４、前記第１のインピーダンス手段のインピーダンスが
   前記第２のインピーダンス手段のインピーダンスと等し
   い請求項３記載の組合せ回路。 ５、第１及び第２の入力端子を有する比較器が更に設け
   られ、前記第２のノードが前記比較器の前記第１の入力
   端子に接続され、前記第３のノードが前記比較器の前記
   第２の入力端子に接続されている請求項４記載の組合せ
   回路。 ６、第１の電力用トランジスタの導通路が出力端子及び
   基準電位点の間に接続されていると共に、第２の検出用
   トランジスタの導通路が前記第１の電力用トランジスタ
   の前記導通路の両端間に電流検出用抵抗と直列に接続さ
   れていて、前記第２の検出用トランジスタの形状寸法が
   前記第１の電力用トランジスタの形状寸法のＮ分の１で
   あって、前記第１の電力用トランジスタに流れる電流の
   Ｎ分の１の電流を通すように設計されているが、前記電
   流検出用抵抗の存在により前記第２の検出用トランジス
   タを通って流れる電流が前記第１の電力用トランジスタ
   を流れる電流のＮ分の１より小さくなるような回路との
   組合せ回路であって、ノードに電流を供給する電流源と
   、前記ノード及び基準電位点の間に接続されて、前記電
   流検出用抵抗器と同一の抵抗値を有する基準用抵抗と、
   前記第２の検出用トランジスタの前記形状寸法と同一の
   形状寸法を有し、かつ前記基準用抵抗と並列に接続され
   た主導通路を有する第３の補償用トランジスタとを備え
   た、前記第１の電力用トランジスタを流れる電流に実質
   的に比例した補償基準電流を発生する基準回路を含むこ
   とを特徴とする組合せ回路。