JPS6174407A - Ｊｆｅｔオーム性差動増幅器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は差動増幅器の技術に、更に詳しくは、オーム
領域で動作するＪＦＥＴトランジスタを用いたその種の
増幅器に関するものである。

差動増幅器はこＣでは電位計の入力段にあるものとして
説明されるけれども、この発明は電圧を測定するために
高入力インピーダンスを呈し、且つ電流を測定するため
に低入力バイアス電流又は漏れ電流を呈する増幅器を必
要とするその他の装置に適用できることが察仰されるは
ずである。

差動増幅器は幅圧及び電流を測定するための装置にしば
しば使用されており、しかもそのような装置においては
電位計の入力段に使用されている。

電位計は技術上知られており、典型的には主として直流
電圧及び電流をｉｌ＋１１定するのに役立つけれども、
多くのものは又これらのパラメータの拡張、例えば抵抗
又は電荷の測定を含んでいる。電圧を測定するためには
、計器の顕著な特徴は、典型的には１０１３ないし１０
１５オームの程度の、非常に高い入力抵抗である。これ
は、通常のディジタル電圧計（ＤＶＭ）によって過度に
負荷されるような扁い直列抵抗を持った源からの電圧を
測定するときに重要である。−例として、電気化学的Ｅ
ＭＦ又はｐＨの測定には高入力抵抗が必要である。

電流の測定に電位計が使用されるときには、電位計ピコ
アンペア計の電流分解能はｆＡ（１０″″１５Ａ）又は
ＣＬＡ　（１０−”Ａ　）の範囲にあることも十分あり
得るので、電位計は非常に低い入力バイアス電流（漏れ
電流）を呈するべきである。電位計ピコアンペア計の典
型的な応用は、ピコアンペア計と直列の抵抗に電圧を印
加することによる１０１２ないし１０′６オームの程度
の非常に高い抵抗値の迎ｊ定である。

高い入力インピーダンス及び低い漏れを持った電位計の
ための入力段を得るためには、ＭＯ８ＦＥＴトランジス
タからなる入力段を用いることが従来一般に行われてき
た。ＣのｕＯ３ＦＥＴトランジスタは、時には演算増幅
器又はオペアンプと呼ばれる差動増幅器に対する入力段
として作用している。電位計に対するこのようなＭＯ５
ＦＥＴオペアンプ入力段の例はシャー（Ｓｈａん）に対
する米国特許第３６５４４６８号に見い出される。この
ような入力段は電位計に要ボされる望ましい高入力イン
ピーダンス及び低漏孔（又は入力バイアス）電流を呈し
ている。し力）しながら、ＭＯＳＦＨ：Ｔトランジスタ
で得られる高入力インピーダンスは、時にはグー１ｌ縁
層と呼ばれる薄い二酸化けい素層の絶縁特性に主として
依存している。このような回路は所望の低入力バイアス
電流特性を呈するが、適当な保護回路を設けなげれば良
くない過負荷特性を呈する。それゆえ、３０ボルト程度
又はそれを越える程度の入力゛Ｔに圧過渡値によってゲ
ート絶縁看の破壊が生じることがある。更に、このよう
なＭＯＳ　ＦＥ　Ｔは注意深いオフセット、温度補償、
同相分排除、雑音及びバイアス電流選択をしばしば必要
とするが、これらはバッチ（ｂａｔｃｈ）ごとに変わり
やすく歩留りを低くしている。

電位計のための入力段としてＭＯＳＦＥＴの代わりにＪ
ＦＥＴを使用することは従来知られている。そのような
ＪＦＥＴは差動増幅器において接続されていてＭＯＳＦ
ＥＴのものに比べて改善された電圧特性を呈しているが
、一般的には例えば１０倍の高い入力バイアス電流を持
っている。すなわち、ＭＯＳ　Ｆ　Ｅ　Ｔ入力段は５　
ｆ　Ａ　（５Ｘ　１０−”Ａ）の程度の低入力バイアス
電流を呈することが仰られている。これに対して、既昶
のＪＦＥＴ入力段は、優れた電圧特性を呈するが、６０
ｆＡの程度の入力バイアス電流を持つことがある。電位
計が測定されるべき入力電流よりも相当に小さい入力バ
イアス電流を持つことは重要である。既却のＪＦＥＴの
そのような大きい入力バイアス電流のために、そのよう
なＪＦＥＴ入力段を用いた電位計が使用される用途が著
しく制限されている。

発明の要約 それゆえこの発明の王な目的は、従来技術のＭＯＳ　Ｆ
　Ｅ　Ｔ入力段のものに匹敵する高入力インピーダンス
及び低漏れ電流を入力段が呈するにもかかわらず、その
ような、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ入力段に必要とされる複
雑な電圧保護回路を必要としない、電位計などについて
使用することのできるＪＦＥＴ入力段を与えることであ
る。

この発明の更に別の目的は、従来技術のＪＰ’ＥＴノー
スホロワ回路のものに近Ｉ／１電圧特性を有し且つ従来
仮術のＭＯＳ　Ｆ　Ｅ　Ｔ入力段のものに近い入力バイ
アス電流を有するＪＦＥＴ差動増幅器を用い之恣の種の
入力段を与えることである。

Ｃの発明の更に別の目的は、ゲートチャネルの漏れを減
小させるような方法で動作の之めにバイアスされ且つ従
来技術のＪＦＥＴソースホロワの場曾のように電流源と
してではなく電圧制御形抵抗器として本質的に動作し、
従って、過負荷及び静電放電による損傷に対する高い免
疫性並びに低い電圧雑音及び低いオフセットドリフトを
与え、しかも同時に入力バイアス電流を最適化するＪＦ
Ｆ：Ｔを使用したその種の入力段を与えることである。

この発明の前述及びその他の目的は、差動増幅器として
接続されていて、ドレイン・ソース電圧Ｏ’Ｄｓ）をＴ
’ＧＳ　　ＶＧＳ　ＯＦＦのレベルよりも低いレベルに
維持し、これによりＶＤＧ及びＶＧＳを減小させてゲー
トチャネル漏れを減小させるようにするｔめのバイアス
回路を与える一対のＪＦＥＴを用いた入力段によりこの
発明に従って達成される。

このように、差動的に接続されたＪＦＥＴは０れのドレ
イン電流−ゲート・ソース電圧特性曲課の飽和領域では
なくオーム領域において動作する。

ＪＦＥＴは電流源としてではなく電圧制御形抵抗器とし
て動作し、その抵抗値はゲート・ノース電圧（１’ＧＳ
）　によって決まる。

この発明の前述及びその他の目的及び利点は添付の図面
に関連して行われる採択実施例の次の詳細な説明から一
屑容易に明らかになるであろう。

今度は図面について述べるが、図面における表示は単に
採択実施例を区解するためのものであってそれを限定す
るためのものではない。第１図はこの発明が適用される
形式の電位計に使用された構成部分のブロック図を示し
ている。これには試域中の回路力１ら入力を受けるため
の電位計演算増幅器又はオペアンプＩＯがあって、これ
の出力は電流（電流計として使用されたとき）又は電圧
（電圧計として使用されたとき）を表す電圧の形をとっ
ている。適当な帰還素子及びスイッチング回路部１２は
この計器が電流計として使用されているのか又は電圧計
として使用されているのかを規定するのに役立つ。オペ
アンプＩＯの出力電圧はアナログ・ディジタル変換器１
４に供給され、ここて七れのディジタル弐示に変狭され
てプログラム式マイクロプロセッサ１６を経由して適当
な表示装置１８に送られる。更に、帰還素子及びスイッ
チング回路’ｆＡ　１２の動作を選択して計器の動作を
例えば電圧計又は’ｉａｉ計として規定するようにする
ためにマイクロプロセッサを経由して情報を送るキーボ
ードなどを設けてもよい。

電位計オペアンプ１０は、第２図に最もよく示されてい
るように、入力段２０、利得段２２及び出力段２４から
なっている。入力段はここでは主題であって、高入力イ
ンピーダンス、低漏れ電流ＪＦＥＴ差動増幅器の形をと
っている。この増幅器の出力は次に利得段２２に加えら
れるが、この利得段は例えば、高利得、低雑音、低オフ
セツトドリフト、及び適当な周波数応答特性を持つよう
に選ばれｔ集積回路演Ｘ増幅器の形をとることができる
。出力段２４は計器の種々の測定機能を天性するために
必要な電圧及び電流を与える。入力段こそが大いに電位
計の品質を決定するものであるので、次の説明は入力段
に向けられる。

まず第３図のｉ′ｊ単化された図を見ると、電圧測定回
路として接続された電位計オペアンプ１０が図示されて
おり、この回路では入力電圧ＶＬｎは接地とオペアンプ
の正又は非反転入力との間に加えられる。出力電圧ＶＯ
ＵＴは利得が極めて高い、例えば１０００００の程度で
あるかぎり両入力の差に比例する。

電位計オペアンプの電流測定形式のものは第４図に示さ
れており、これにおいては入力電流ｆｉｎはオペアンプ
の反転入力に加えられる。このオペアンプの出力は帰還
抵抗ＲＦを経由して反転入力（（接続されている。オペ
アンプの非反転入力は接地に接続されていることに注意
せよ。第４図に見られるように、出力電圧Ｖｏｕ’ｒは
測定されるべき電流を表しており、入力バイアス電流Ｉ
Ｂ工ＡＳの大きさ：（依存する誤差を持っている。それ
ゆえ、この入力バイアス電流は’ｉｔ　ｍ計回路に２い
て入力電ＩＮ、Ｉｉ？Ｌと加え合わされる。従って、バ
イアス電流ＩＢ工Ａｓは測定されるどのような電流より
も相当に小さくするべきである。電気計器の入力段が動
作の質に太いに影・８するのはこの理由によるのであっ
て、すべての誤差は利得段及び出力段を通して伝達され
るものなのである。

今度は第５図に注意を向けると、これは電位計オペアン
プに使用された典型的な従来技術のＭＯ３ＦＥＴ入力段
を例示している。これは、例えは前出のシャーの米国特
許第３６５４４６８号に使用された回路を示している。

このような回路は一対の差動的に接続されたＭＯＳＦＥ
Ｔ　トランジスタ３０及び３２を含んで贋る。これらの
ＭＯ８ＦＥＴ’−ランジスタは一般形式で示されており
、Ｐチャネル又はＮチャネル形をとることができる。い
ずれの場合にも、ドレインは共に共通・疋ドレインバイ
アス菟圧ＶＤＤに接続されている。

ソース電極は抵抗３４．３６を通して接続点に、それか
らソース電圧ＶＳＳに接続きれている。入力はゲート電
極に供給すればよく、そして差動出力はソース電極から
取り出せばよい。この正つなＭ　ＯＳ　Ｆ　Ｅ　Ｔ差動
増幅器は過負荷状態に敏感であるので、前に述べたシャ
ーへの米国特許第３６５４４６８号に使用されたものの
ような入力保護回路４０が設けられている。第５図に図
示されたもののような、Ｖ　Ｑ　Ｓ　Ｆ　Ｅ　Ｔ差動増
幅器は電位計オペアンプの入力段に対して望まｎる低入
カハイアス電流及び高入力インピーダンスを与える。

し力）しながら、この回路は実際の回路設計においては
手の込んだ入力保護回路４０を必要とする。

この保護回路は電圧及び時間応答を悪くすることがある
。

動作の際、このようなＭＯ８ＦＥＴ差動増幅器は、以下
において論述されるはずの、その電流・°電圧特性曲線
の飽和領域として刈られている所で動作する。そのよう
な場合には、ドレイン・ンース′籠圧ＶＤＳは、１’Ｇ
Ｓ’　ＯＦＦを、デバイス製造業者によって定格とされ
たようにドレイン−流が実質的に零であるゲート・ソー
ス電圧の値であるとした場合、ＶＧＳ　−ｖｏｓ　ＯＦ
Ｆよりも常に大きいようなレベルに維持される。これは
一般的には１ないし１０ナノアンペア（ｎＡ）の程度で
あろう。

今度は、従来技術において電位計オペアンプの人力段と
して知られているＪＦＥＴソースホロワ麦動増差動増幅
器ている第６図について述べる。

この差動増幅器はＮ形チャ坏ルても又はＰ形チャネルで
もよく、極性（グどちらら適用可能であるので嘱６図に
は図示されていない。この回路には一対のＪＦＥＴトラ
ンジスタ５０及び５２があって、これらのドレイン電極
は共に共通にドレインバイアス電圧”ＤＤに接続されて
いる。ゲート電雨は差動入力を受けるのに役立ち、トラ
ンジスタ５０のケート回路には過負荷期間中のゲート・
ソース電流の流れを制限するために限流抵抗５４が配置
されている。ソース電極は負荷抵抗５６及び５８を経由
して、ソース電圧ＶＳＳとつながっている接読点に接就
をれている。差動出力は、図示されたようにソース電極
から取り出すことができる。

典型的には、このようなＪＦＥＴ差動増幅器はドレイン
・ソース電圧ＶＤｓがＶＧＳ　−ＶＧＳ　ＯＦＦより大
きいのでソースホロワとして動６−する。ＪＦＥＴはゲ
ート・ソース電圧ＶＧＳに比例する電流源として作用す
る。従って、入力ゲート電圧が変化すると、ドレイン電
流が不平衝になり、そしてこの不平衡がソース抵抗５６
．５８によって増１咄されて差動出力を生じる。このＪ
ＦＥＴ差動増幅器は、過負荷又Ｖｉ静電放電による損傷
に対する免役性が改善されており且つ又雑音が低く、畠
）１Ｋ及び時間に対するオフセット安定性も一層艮好で
あるので、第５図のｔ’Ｉ　ＯＳ　Ｆ　Ｅ　Ｔ増幅器に
比べて多くの改善された電圧特性を呈する。しかしなが
ら、不利な点（佳ＪＦＥＴの入カハイアス特注てあって
、これは通常Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのものよりもはるか
に冒く、１ダ］えば１０１音も高い入カバイアス電充の
大きさの程度に及んでいる。

今や第５図及び第６図ケ参照して電位計用人力段の従来
技術による実現について説明したので、この発明に従っ
て構、成され且つ第７図に図示畑れたＪＦＥＴオーム性
差動増幅器に注意がｒｉ５］げられる。ドレイン・ソー
ス電圧に対するドレイン電流の特性曲線は第８図に例示
されてＰつ、又ＪＦＥＴオーム性差動増幅器の等価回路
は第９図に図示されている。

このＪＦＥＴオーム性増幅器は構造的には第６図のＪＦ
ＥＴソースホロワ増幅器のものに類似しているが、王な
差異はドレイン　ソース電圧Ｉ’ＤＳがｖＧｓ　　ＶＧ
Ｓ　ＯＦＦの電圧の太きさよりも小さい大きさであるこ
とである。この回路には一対のＪＦＥＴトランジスタ６
０及び６２があって、これらのドレイン電極は共に共通
にドレインノ＼イアス電圧ＶＤＤに接続されている。限
流抵抗６４がトランジスタ６０のゲート電極に接続され
ており、差動入力は両ゲート電極に供給される。両ソー
ス藏極は負荷抵抗６６及び６８を経由して、ソース電圧
Ｔ’！：ｉｓＫ至る中点に接続されている。

第６図及び第７図の回路は構造上類似しているが、第７
図においてはドレイン・ソース電圧ＶＤＳが”ＧＳ　−
ＶＧＳ　ＯＦＦより小さいことに注意することが重要で
ある。従って、第７図のＪＦＥＴは第６図の場合のよう
にＶＧＳに比例する電流源としては機能せず、その代わ
りに第９図の等価回路のもののようなブリッジ形態にお
ける電圧制御形抵抗器として機能する。ドレイン・ソー
ス電圧ＶＤｓ乞”ＧＳ　−ＶＧＳ　ＯＦＦの電圧よりも
低くすることによって、ＶＤＧ及びＶａＳと共に変化す
るゲートチャネル漏れの減小が生じることになる。

今１罠は、ＪＦＥＴのゲート・ノース電圧ＶＧＳの種々
の値についての、ドレイン・ソース電圧ＶＤＳに対する
ドレイン電流ＩＤの動作曲線を示している第８図に注意
が向けられる。再８図に示されたように、明確に異なっ
た二つの動作領域、すなわち、点線７０で分割して示さ
れているオーム領域及び飽和領域がある。この例では、
オーム領域７２は点線の左側にあり、飽キロ領域７４は
点線７０の右側にある。特性曲線は曲線７６．７８．８
０及び８２からなっていて、これらはそれぞれゲート・
ソース電圧ＶＧＳがＯボルト、−〇、１ボルト、−〇、
２ボルト及ヒー０．５ボルトの場会ニついて示されてい
る。点線７０ば ＶＤＳ＝ＶＧＳ−ＶＧＳ　ＯＦＦ として定義するごとができる。ドレイン・ソース電圧Ｖ
ＤｓがＶＧＳ−ＶＧＳ　ＯＦＦよりも大きいかぎり、ト
ランジスタは、値がＶＧＳＱ値によってＰ：まる電流源
として機能する。これは第６図に図示されたｂののよう
なＪＦＥＴに対する通常の動作領域である。

点線７０と曲勝７６〜８２の一つとの各叉点は七のレベ
ルのゲート・ソース電圧におしするピンチオフ電圧Ｖｐ
と考えることができる。ＶＣ）Ｓ””ｖａｓＯＦＦのと
きには、ドレイン電流ＩＤはその実質的に零の定格レベ
ル（１，０ないし１０ナノアンペアの程度）にある。ド
レイン電流ＩＤのこのレベルは−１，２７ボルトの程度
のレベルを持つＶＧＳ　ＯＦＦ　　に対する曲線８４に
よって示されている。

第７図の回路においてドレイン・ソース電圧”ＤＳが”
ＧＳ　ＶＧＳ　ＯＦＦの値よりも小さくなるようにバイ
アスが与えられると、ＪＦＥＴ　ｌ−ランジスタは第８
図の特性曲線の領域７２において動作し、ゲート・ソー
ス電圧ＶＧＳによって値が決まる抵抗器として機能する
。第７図ないし第１Ｏ図におけるゲート・ソース電圧は
ＶＧＢ　ＯＦＦの絶対値よりもはるかに小さい。等価回
路においては、ＪＰＥＴチャネル抵抗は、それぞれオー
ム領域７２で動作するＪＦＥＴトランジスタ６０及び６
２を表している可変抵抗器ＲＤＳ１及びＲＤＳ２として
示されている。このそれぞれはＶＤｓ／ＩＤに等しい抵
抗器ＲＤｓを持ってカる。入力信号ＶａＳが変えられる
と、これによりチャ坏ル抵抗値Ａ’ＤＳの変化が生じる
。

ブリッジの各辺を十分に整合させるべきであるのはこの
理由の之めである。それゆえ、抵抗６６及び６８は整合
しｔ抵抗器であって、ブリッジの固定辺として使用され
、それぞれＪＦＥＴチャネル抵抗値の２０倍程度の抵抗
値を持っている。

ＪＦＥＴは非常に低いゲート・チャネル電圧でバイアス
享れ得るので、ブリツノ、給電はＪＦＥＴのゲートに関
してブートストラップされるはずである。この回路は帰
還が施されているオペアンプの入力段として機能するの
で、反転及び非反転の入力端子である二つのゲートは実
質上同じ電圧に保持される。ブリッジは、通常数百マイ
クロボルト以下の程度の、オペアンプ出力を変えるのに
必要なゲート電圧における変動増分乞除いては常にほと
んど同じ動作点にバイアスされたま１である。

前述の事柄からＪＦＥＴのＶＤｓ及び利得を計算するた
めの方程式を導き出すことができる。それは次の方程式
（１）及び（２）である。

但し、Ｒ８は直列チャネル抵抗値であり、Ｋは匝用され
た舶゛定のデバイスによって決する（Ｋは約１．５であ
る）。

方程式（１）及び（２）はこの発明を実施する際には、
ゲート・チャネル接合部がすべての動作状態の下で逆バ
イアス状態にとどまることを確保するために且つ又回路
の利得を決定するために重要である。

利得は第２段誤差が回路の総会誤差に寄与する程度を決
定する。漏れ電流改善及び利得低下がバイアス点と共に
どのように変わる乃）がわ力１れば、回路の応用に関し
て適当な漏れ電流・電圧誤差の近東条件を決定すること
ができる。

第２図の構成図に基づいているが第７図に関して述べら
れた諸特徴を備えている電位計オペアンプの実現回路が
第１Ｏ図に図示されており、この回路は出力段２０′、
利得段２２′、並びに出力段２４′、並びに帰還及びス
イッチング素子１２′からなっている。入力段２０′は
第７図のものな模倣しており、従って類似の構成部分を
識別するために類似の符号が使用されている。すなわち
、ＪＦＥＴオーム性増幅器は一対のＪＦＥＴトランジス
タ６０及び６２を備えていて、これらのドレインは共に
共通にドレインバイアス電圧１’ＤＤに接続されている
。ソース電極は整合した負荷抵抗。

６６及び６８を経由してソースバイアス電圧ＶＳＳに接
続されている。入力保護抵抗６４は入力をトランジスタ
６０のゲートに接続している。バイアス電圧は直流電圧
源Ｔ’ｌＡ及びＴ’ｌＢから得られるが、これらはそれ
ぞれ５ボルトのプートストラップ構ノ灰の電源である。

ソースバイアス電圧ＶＳＳは直流′電源ＶＩＢの負側か
ら得られ、ドレインバイアス電圧ＶＤＤは電圧源１’ｌ
Ａの両端に接続された抵抗８５及び８６の接続点におい
て得られる。この構成においては、これらの抵抗は、Ｖ
ＤＤの値が帆４ボルトになるように電圧Ｖ、を分割する
ように選ばれている。このＪＦＥＴ差動増幅器の差動出
力はそれのソース電極から得られて第１Ｏ図に示された
ように接続された演算増幅器８７に供給され、そしてこ
の演算増幅器はその出力をＮＰＮトランジスタ８８及び
ＰＮＰトランジスタ８９の両ペース電極に制御信号とし
て供給する。オペアンプ８７はその出力が正のときには
トランジスタ８８を駆動して導通状態にする。オペアン
プ８７はその出力が負のときにはトランジスタ８９を駆
動して導通状態にする。２００ボルトまでの電圧測定を
可能にする定めに、出力段は２２０ボルトの直流源Ｖ２
Ａ及びＶ２Ｂを使用している。

帰還及び切換回路網Ｌ２’には帰還抵抗９０があって、
これは図示されたようにスイッチ９２が閉じられたとき
にのみ電流測定用の回路に挿入される。又Ｃの状態では
、二極アンペア・ボルト・スイッチ９４が図面に示され
たような位置にあり、従ってＪＰＥＴ６２のゲートは電
流測定のために接地に接続されている。

第１０図の例では、ソース又は負荷抵抗６６及び６８は
整合した一組の抵抗であって、それぞれ２００キロオー
ムの抵抗値を持っている。これらはバイアス電流をｌＦ
２５マイクロアンペアの岑ドリフト動作点の近くに設定
する。ドレイ／バイアス電圧”ＤＤは０．４ボルトに設
定されるが、この電圧値は、ソース電圧Ｖｓ１及びソー
ス電圧ＶＳ２が１００ミリボルトより大きくなって、ど
のようなデバイス変形例の場合でも接合部の順方向バイ
アスを阻止すること乞保証するちのである。ドレインに
圧”ＤＤのこの選択は又、０，２４の最小利得を与えて
、これにより１℃当り２８．４マイクロボルトの最大ド
リフトと０．１から１０Ｈｚまで９．８マイクロボルト
、ピークピーク値の最大雑音とが決まり、且つ又、第６
図に図示されたもののようなＪＰＦ：Ｔソースホロワの
ものの３．８ないし１４倍の漏れ減小を与える。第１０
図のこの回路は、それゆえ、２３℃において５Ｘ１０−
１５Ａの程度の入力バイアスＴＬ流を達成する。

これまで採択実施例についてこの発明を説明してきたが
、特許請求の範囲の記載によって定義されたようなこの
発明の精神及び範囲から外れることなく種々の変更が行
われ得ることは理解されるはすである。

【図面の簡単な説明】

第１図はこの発明が適用され得る電位計の構成図である
。 第２図は第１図の電位計に使用された電位計演算増幅器
の更に詳細な構成図である。 第３図は電圧測距回路として使用された電位計演算増幅
器の概略的構成図である。 第４図は電流測定回路として役立つ電位計演算増幅器の
概略的構成図である。 第５図は従来技術のＭ　ＯＳ　Ｆ　Ｅ　Ｔ入力段の概略
図である。 第６図は従来技術のＪＦＥＴソースホロワ入力段の概略
図である。 第７図はこの発明によるＪＦＩＥＴオーム性増幅器の概
略図である。 第８図はボルト単位のドレイン・ソース電圧に対スるマ
イクロアンペア（μＡ）単位のドレイン電流の曲線図で
あって、この発明を説明するのに有効なものである。 第９図はこの発明を説明するのに有効な第７図のものの
等価回路の概略図である。 第１０図はこの発明によるＪＦＥＴ入力段を使用した電
位計演算増幅器を例示する。１既略的回路図である。 これらの図面において、ｌＯは電位計オペアンプ、２０
は入力段、２２は利得段、２４は出力段、６０及び６２
ばＪＦＥＴ　トランジスタ、６０及び６８は負荷抵抗？
示す。 （外５名）

Claims (1)

1. 【特許請求の範囲】 １、ドレイン電極が共通に接続されている第１及び第２
   のＪＦＥＴトランジスタ、 前記の両トランジスタのソース電極をそれぞれ接続点に
   接続する第１及び第２の抵抗、 前記のゲート電極に接続された入力回路、及び前記のソ
   ース電極に接続された出力回路、 前記の抵抗を通して前記のソース電極にバイアスを与え
   るために前記の接続点に直流ソースバイアス電圧Ｖ＿Ｓ
   ＿Ｓを加えるための装置、 前記の共通接続のドレイン電極に直流ドレインバイアス
   電圧Ｖ＿Ｄ＿Ｄを加えるための装置、を備えていて、 前記のＪＦＥＴトランジスタがそのドレイン電流Ｉ＿Ｄ
   −ドレイン・ソース電圧の特性曲線のオーム領域におい
   て動作し、その結果ゲート・ソース電圧Ｖ＿Ｇ＿Ｓの大
   きさに従つて抵抗値の変化する電圧制御形抵抗器として
   作用するように選択された大きさの電圧を前記のバイア
   ス電圧印加装置が加えることを特徴とする、 ＪＦＥＴ差動増幅器。 ２、前記のＪＦＥＴトランジスタが実質上ドレイン電流
   のないものとして定格されているゲート・ソース電圧を
   Ｖ＿Ｇ＿Ｓ　＿Ｏ＿Ｆ＿Ｆとした場合、前記のＪＦＥＴ
   トランジスタのそれぞれが電圧Ｖ＿Ｇ＿Ｓ−Ｖ＿Ｇ＿Ｓ
   　＿Ｏ＿Ｆ＿Ｆ＿′の値よりも小さいそれのドレイン・
   ソース電圧Ｖ＿Ｄ＿Ｓで動作するように選択された値の
   バイアス電圧を前記のバイアス電圧印加装置が加えるこ
   とを更に特徴とする、特許請求の範囲第１項に記載のＪ
   ＦＥＴ差動増幅器。 ３、前記の第１及び第２の抵抗が等しい抵抗値を持つて
   いることを更に特徴とする、特許請求の範囲第２項に記
   載のＪＦＥＴ差動増幅器。 ４、前記の第１及び第２の抵抗がそれぞれ前記の第１及
   び第２のトランジスタのチャネル抵抗の値よりも大きい
   抵抗値を持つていることを更に特徴とする、特許請求の
   範囲第３項に記載のＪＦＥＴ差動増幅器。 ５、前記の第１及び第２のトランジスタのそれぞれの抵
   抗値が前記の第１及び第２のトランジスタのそれぞれの
   チャネル抵抗値の２０倍程度であることを更に特徴とす
   る、特許請求の範囲第４項に記載のＪＦＥＴ差動増幅器
   。