JPS60165822A - 電子式可変抵抗器 - Google Patents
電子式可変抵抗器Info
- Publication number
- JPS60165822A JPS60165822A JP2224884A JP2224884A JPS60165822A JP S60165822 A JPS60165822 A JP S60165822A JP 2224884 A JP2224884 A JP 2224884A JP 2224884 A JP2224884 A JP 2224884A JP S60165822 A JPS60165822 A JP S60165822A
- Authority
- JP
- Japan
- Prior art keywords
- fet6
- control signal
- voltage
- expressed
- equation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は、電子式可変抵抗器、特に電界効果トランジス
タ(以下FETと略す)を利用した電子式可変抵抗器に
関するものである。
タ(以下FETと略す)を利用した電子式可変抵抗器に
関するものである。
(従来技術)
第1図はエンハンスメント型FETの等価回路であり、
第2図はそのゲート・ソース間電圧vGSを一定値vG
s0 とした場合のドレイン・ソース間電圧vDsとド
レインIDの関係を示す特性図である。第2図中におい
て% vnsンvcs 0− vTなる領域Iは飽和領
域と呼ばれ、ドレイン電流IDはドレイン・ソース間電
圧VDSに依存せず、なる式で示される一定値となる。
第2図はそのゲート・ソース間電圧vGSを一定値vG
s0 とした場合のドレイン・ソース間電圧vDsとド
レインIDの関係を示す特性図である。第2図中におい
て% vnsンvcs 0− vTなる領域Iは飽和領
域と呼ばれ、ドレイン電流IDはドレイン・ソース間電
圧VDSに依存せず、なる式で示される一定値となる。
ここでβ並びにVTはそのFETに固有の定数で、それ
ぞtl、を流増幅率および閾値電圧である。第2図中に
おけるVD[l < YGs。−vTの領域■および…
′はリニア領域と呼ばれ、その時のドレイン電流IDは
で示される値をとる。注目すべき点はドレイン・ソース
間電圧VD8が充分低い領域■′においては、ドレイン
電流IDは ID=β(Vas、 −V T ) ・V’ns −−
(3)となり、FETは電流利得β、ゲート・ソース間
定電圧VG8Q と閾値vT との定数で決まる定抵抗
と見なせることができる。このことを応用して、FET
をスイッチ(トランスミッションゲート)として使用し
た回路例も多い。ところで(4)式において定電圧VG
SQ を可変電圧に置換することで、PETを可変抵抗
素子としても、使用できることが考えられる。しかしな
がら単純にゲート電圧VaSを変化させるだけでは、抵
抗値几の変化が(VO2−V’t)に対して逆比例する
事、閾値電圧vTおよび電流利得βという製造プロセス
に影Wを受ける要素をもつ項が直接関与している事又、
第2図の領域■では電流利得β自体が実際にはゲート・
ソース間電圧VG8に依存し、一定ではない事等の理由
の為、可変抵抗素子として使用する場合、ゲート・ソー
ス間電圧VGSと抵抗値Hの関係が複雑となり、ある抵
抗値の状態より異る抵抗値の状態に変化させる時ゲート
・ソース間電圧Vcs’tどの程度変化すべきかの算出
が極めて困難であり、任意の抵抗値を得るのが難しい。
ぞtl、を流増幅率および閾値電圧である。第2図中に
おけるVD[l < YGs。−vTの領域■および…
′はリニア領域と呼ばれ、その時のドレイン電流IDは
で示される値をとる。注目すべき点はドレイン・ソース
間電圧VD8が充分低い領域■′においては、ドレイン
電流IDは ID=β(Vas、 −V T ) ・V’ns −−
(3)となり、FETは電流利得β、ゲート・ソース間
定電圧VG8Q と閾値vT との定数で決まる定抵抗
と見なせることができる。このことを応用して、FET
をスイッチ(トランスミッションゲート)として使用し
た回路例も多い。ところで(4)式において定電圧VG
SQ を可変電圧に置換することで、PETを可変抵抗
素子としても、使用できることが考えられる。しかしな
がら単純にゲート電圧VaSを変化させるだけでは、抵
抗値几の変化が(VO2−V’t)に対して逆比例する
事、閾値電圧vTおよび電流利得βという製造プロセス
に影Wを受ける要素をもつ項が直接関与している事又、
第2図の領域■では電流利得β自体が実際にはゲート・
ソース間電圧VG8に依存し、一定ではない事等の理由
の為、可変抵抗素子として使用する場合、ゲート・ソー
ス間電圧VGSと抵抗値Hの関係が複雑となり、ある抵
抗値の状態より異る抵抗値の状態に変化させる時ゲート
・ソース間電圧Vcs’tどの程度変化すべきかの算出
が極めて困難であり、任意の抵抗値を得るのが難しい。
(発明の目的)
本発明の目的は、これらの点に鑑み、外部からの制御信
号により容易に目的の抵抗値に設定することが可能な特
にモノリシック集積回路に適した電子式可変抵抗器を提
供することにある。
号により容易に目的の抵抗値に設定することが可能な特
にモノリシック集積回路に適した電子式可変抵抗器を提
供することにある。
(発明の構成)
本発明によれば、第1の電源端子と第2の電源端子と制
御信号入力端子と被制御信号入力端子と、第1の電源端
子に一端を接続した定電流源と、第2の電源端子にソー
スを接続し、定電流源の残る一端にドレインを接続した
第1のFETと、制御信号入力端子の電位と第1のFE
Tのドレイン端子の電位との差を検出・増幅した電圧を
第1のFETのゲートに印加する差動増幅器と、第10
FETと同一導電型でソースを第2の電源端子に接続し
、ドレインを被制御信号入力端子に接続し、ゲートを第
10FETのゲートに接続した第2のFETとにより構
成されており、第1のFET並びに第2のFETは共に
ドレイン電流がゲート・ソース間電圧から閾値電圧を引
いた値に比例する領域すなわち、第2図中の領域…′に
動作点をもつように選択したもので、前記定電流源より
流れる定電流が第10PETを流れることによシ、定抵
抗として動作している第1OFETの抵抗値を第1のP
ETのドレイン・ソース間の電圧降下として検出し、そ
の電圧が制御信号入力端子に印加された制御信号と一致
するよう差動増幅器により第1のPETのゲート電圧に
帰還をかけることにより、第1のFETの抵抗値を制御
信号に比例するようにすると同時に第1のFETのゲー
ト電圧を第2のF E Tのゲート電圧にも印加するこ
とで、m2のPETの抵抗値をも同様に変化させ、被制
御信号入力端子より見た抵抗値が制御信号に比例した値
となるようにしたことを特徴とする電子式可変抵抗器で
ある。
御信号入力端子と被制御信号入力端子と、第1の電源端
子に一端を接続した定電流源と、第2の電源端子にソー
スを接続し、定電流源の残る一端にドレインを接続した
第1のFETと、制御信号入力端子の電位と第1のFE
Tのドレイン端子の電位との差を検出・増幅した電圧を
第1のFETのゲートに印加する差動増幅器と、第10
FETと同一導電型でソースを第2の電源端子に接続し
、ドレインを被制御信号入力端子に接続し、ゲートを第
10FETのゲートに接続した第2のFETとにより構
成されており、第1のFET並びに第2のFETは共に
ドレイン電流がゲート・ソース間電圧から閾値電圧を引
いた値に比例する領域すなわち、第2図中の領域…′に
動作点をもつように選択したもので、前記定電流源より
流れる定電流が第10PETを流れることによシ、定抵
抗として動作している第1OFETの抵抗値を第1のP
ETのドレイン・ソース間の電圧降下として検出し、そ
の電圧が制御信号入力端子に印加された制御信号と一致
するよう差動増幅器により第1のPETのゲート電圧に
帰還をかけることにより、第1のFETの抵抗値を制御
信号に比例するようにすると同時に第1のFETのゲー
ト電圧を第2のF E Tのゲート電圧にも印加するこ
とで、m2のPETの抵抗値をも同様に変化させ、被制
御信号入力端子より見た抵抗値が制御信号に比例した値
となるようにしたことを特徴とする電子式可変抵抗器で
ある。
(実施例)
以下、第3図に示す本発明の一実施例を参照して、本発
明を更に詳細に説明する。
明を更に詳細に説明する。
第3図中において1は第1の電源端子、2は第2の電源
端子、3は制御信号入力端子、4は被制御信号入力端子
、5は定電流源、6,8はNチャンネルエンハンスメン
ト型FET17はx動増幅器である。
端子、3は制御信号入力端子、4は被制御信号入力端子
、5は定電流源、6,8はNチャンネルエンハンスメン
ト型FET17はx動増幅器である。
第3図中の回路の動作は次のようになる。
制御信号vcが制御信号入力端子3と第2の電源端子2
との間に印加されると、差動増幅器7の出力はFET5
のドレイン電圧が制御信号vcと等しくなるような電圧
をP R’1’ 6のゲートに印加する。この時、FE
T6に適当な電流利得βをもつものを採用すれi;[’
、FET5の動作点を第2図中の領域■′におくことが
可能である。その場合、P E’I’ 6は領域■′で
動作していることから次式で示される抵抗と見なせる。
との間に印加されると、差動増幅器7の出力はFET5
のドレイン電圧が制御信号vcと等しくなるような電圧
をP R’1’ 6のゲートに印加する。この時、FE
T6に適当な電流利得βをもつものを採用すれi;[’
、FET5の動作点を第2図中の領域■′におくことが
可能である。その場合、P E’I’ 6は領域■′で
動作していることから次式で示される抵抗と見なせる。
(添字はFETの番号を示す。)
ところで、今FET6のドレインソース間電圧は前述の
とおりvcであり、又FET6に流れる電流は定電流源
5により決まる電流IBであるので几6は次のようにも
表せる〇 次に、FET8に注目すると、このB” E T 8に
はk” E T 6と同一のゲート電圧vG8が印加さ
れているが、このPETも適当な電流利得βをもつ本の
を採用する事で動作点を第2図の領域田′におくことが
可能であり、その時FET8は次式で示される抵抗と等
価となる ここでFET6のしきい電圧■T6とFE T 8のし
きい電圧vT8が整合性が良好で、等しいものを選ぶよ
うにする( ’/T6 = vT8とする、モノリシッ
ク集積回路では極めて容易)と(7)式は(6)式と(
5)式を利用して次式のようになる。
とおりvcであり、又FET6に流れる電流は定電流源
5により決まる電流IBであるので几6は次のようにも
表せる〇 次に、FET8に注目すると、このB” E T 8に
はk” E T 6と同一のゲート電圧vG8が印加さ
れているが、このPETも適当な電流利得βをもつ本の
を採用する事で動作点を第2図の領域田′におくことが
可能であり、その時FET8は次式で示される抵抗と等
価となる ここでFET6のしきい電圧■T6とFE T 8のし
きい電圧vT8が整合性が良好で、等しいものを選ぶよ
うにする( ’/T6 = vT8とする、モノリシッ
ク集積回路では極めて容易)と(7)式は(6)式と(
5)式を利用して次式のようになる。
この式には電流利得β6とβSが比で関与しているが、
FET6とF” E T 8のゲートには同じVCSが
印加され°Cいる為、電流利得βのゲート・ノース間電
圧VCSの依存性は比の形では相殺され“Cしまい、β
6/β8はFET6とFET8の形状で決まるゲート・
ソース間電圧VGSに依存しない定数となる。
FET6とF” E T 8のゲートには同じVCSが
印加され°Cいる為、電流利得βのゲート・ノース間電
圧VCSの依存性は比の形では相殺され“Cしまい、β
6/β8はFET6とFET8の形状で決まるゲート・
ソース間電圧VGSに依存しない定数となる。
従って被制御信号入力端子4と第2の電源端子2との間
は(8)式で示されるような制御信号vcに比例した可
変抵抗器として動作することが理解される。
は(8)式で示されるような制御信号vcに比例した可
変抵抗器として動作することが理解される。
以上述べたような本発明により、外部からの制御信号に
より容易に目的の抵抗値に設矩することが可能な、特に
モノリシック集積回路に適した電子式可変抵抗器を得る
ことができる。
より容易に目的の抵抗値に設矩することが可能な、特に
モノリシック集積回路に適した電子式可変抵抗器を得る
ことができる。
本発明の回路は、制御信号に比例する抵抗値を与える仁
とが可能な為、例えば制御信号にL)/Aコンバータ等
の出力を接続する事により、抵抗値を離散値化、数値制
御する事や積分器の出力を制御信号に接続する事で連続
的に増大、減少する抵抗値を得る事、等が可能となる。
とが可能な為、例えば制御信号にL)/Aコンバータ等
の出力を接続する事により、抵抗値を離散値化、数値制
御する事や積分器の出力を制御信号に接続する事で連続
的に増大、減少する抵抗値を得る事、等が可能となる。
このように本回路の応用可能な対象は極めて多枝に渡り
、その利益は多大なる本のがある。
、その利益は多大なる本のがある。
なお、本実施例ではNチャンネルPETによる例を示し
たが、これは回路の各極性を反転することによりPチャ
ンネルFETにおいても実現可能である事は明らかであ
る。
たが、これは回路の各極性を反転することによりPチャ
ンネルFETにおいても実現可能である事は明らかであ
る。
#!1図はエンハンスメント型PETの等価回路図を表
わしたものであり、第2図はそのゲート・ソース間電圧
Vas t″一定値VOS。とした時のドレイン・ソー
ス間電圧VD8とドレイン電流IDの関係を表す特性図
である。第3図は本発明の一実施例を示した回路図であ
る。 1・・・・・・第1電源端子、2・・・・・・第2を源
端子、3・・・・・・制御信号入力端子、4・・・・・
・被制御信号入力端子、5・・・・・・定電流源、6,
8・・・・・・Nチャンネルエンハンスメント型FET
、7・・・・・・差動増幅器である。 ・′・二“さ、 代理人 弁理士 内 原 音仁 パパ ・、−
わしたものであり、第2図はそのゲート・ソース間電圧
Vas t″一定値VOS。とした時のドレイン・ソー
ス間電圧VD8とドレイン電流IDの関係を表す特性図
である。第3図は本発明の一実施例を示した回路図であ
る。 1・・・・・・第1電源端子、2・・・・・・第2を源
端子、3・・・・・・制御信号入力端子、4・・・・・
・被制御信号入力端子、5・・・・・・定電流源、6,
8・・・・・・Nチャンネルエンハンスメント型FET
、7・・・・・・差動増幅器である。 ・′・二“さ、 代理人 弁理士 内 原 音仁 パパ ・、−
Claims (1)
- 第1の電源端子と、第2の電源端子と、制御信号入力端
子と、被制御信号入力端子と、前記第1の電源端子に一
端を接続した定電流源と、前記第2の電源端子にソース
を接続し、前記定電流源の残る一端にドレインを接続し
た第1の電界効果トランジスタと、前記制御信号入力端
子の電位と前記第1の電界効果トランジスタのドレイン
端子の電位の差を検出、増幅し、その出力電圧を前記第
1の電界効果トランジスタのゲートに印加する増幅器と
、前記第1の電界効果トランジスタと同一導電型でソー
スを前記第2電源端子に接続し、ドレインを前記被制御
信号入力端子に接続し、ゲートを前記第1の電界効果ト
ランジスタのゲートに接続した第2の電界効果トランジ
スタとを含むことを特徴とする電子式可変抵抗器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2224884A JPS60165822A (ja) | 1984-02-09 | 1984-02-09 | 電子式可変抵抗器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2224884A JPS60165822A (ja) | 1984-02-09 | 1984-02-09 | 電子式可変抵抗器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60165822A true JPS60165822A (ja) | 1985-08-29 |
Family
ID=12077485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2224884A Pending JPS60165822A (ja) | 1984-02-09 | 1984-02-09 | 電子式可変抵抗器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60165822A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01273412A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 高電圧用可変インピーダンス回路 |
US4918587A (en) * | 1987-12-11 | 1990-04-17 | Ncr Corporation | Prefetch circuit for a computer memory subject to consecutive addressing |
JPH07221596A (ja) * | 1994-01-28 | 1995-08-18 | Nec Corp | 減衰回路 |
US7663420B2 (en) | 2006-11-09 | 2010-02-16 | Kabushiki Kaisha Toshiba | MOS resistance controlling device and MOS attenuator |
-
1984
- 1984-02-09 JP JP2224884A patent/JPS60165822A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4918587A (en) * | 1987-12-11 | 1990-04-17 | Ncr Corporation | Prefetch circuit for a computer memory subject to consecutive addressing |
JPH01273412A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 高電圧用可変インピーダンス回路 |
JPH07221596A (ja) * | 1994-01-28 | 1995-08-18 | Nec Corp | 減衰回路 |
US7663420B2 (en) | 2006-11-09 | 2010-02-16 | Kabushiki Kaisha Toshiba | MOS resistance controlling device and MOS attenuator |
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