JPS60165822A - 電子式可変抵抗器 - Google Patents
電子式可変抵抗器Info
- Publication number
- JPS60165822A JPS60165822A JP2224884A JP2224884A JPS60165822A JP S60165822 A JPS60165822 A JP S60165822A JP 2224884 A JP2224884 A JP 2224884A JP 2224884 A JP2224884 A JP 2224884A JP S60165822 A JPS60165822 A JP S60165822A
- Authority
- JP
- Japan
- Prior art keywords
- fet6
- control signal
- voltage
- expressed
- equation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、電子式可変抵抗器、特に電界効果トランジス
タ（以下ＦＥＴと略す）を利用した電子式可変抵抗器に
関するものである。
タ（以下ＦＥＴと略す）を利用した電子式可変抵抗器に
関するものである。
（従来技術）
第１図はエンハンスメント型ＦＥＴの等価回路であり、
第２図はそのゲート・ソース間電圧ｖＧＳを一定値ｖＧ
ｓ０ とした場合のドレイン・ソース間電圧ｖＤｓとド
レインＩＤの関係を示す特性図である。第２図中におい
て％ ｖｎｓンｖｃｓ ０− ｖＴなる領域Ｉは飽和領
域と呼ばれ、ドレイン電流ＩＤはドレイン・ソース間電
圧ＶＤＳに依存せず、なる式で示される一定値となる。
第２図はそのゲート・ソース間電圧ｖＧＳを一定値ｖＧ
ｓ０ とした場合のドレイン・ソース間電圧ｖＤｓとド
レインＩＤの関係を示す特性図である。第２図中におい
て％ ｖｎｓンｖｃｓ ０− ｖＴなる領域Ｉは飽和領
域と呼ばれ、ドレイン電流ＩＤはドレイン・ソース間電
圧ＶＤＳに依存せず、なる式で示される一定値となる。
ここでβ並びにＶＴはそのＦＥＴに固有の定数で、それ
ぞｔｌ、を流増幅率および閾値電圧である。第２図中に
おけるＶＤ［ｌ ＜ ＹＧｓ。−ｖＴの領域■および…
′はリニア領域と呼ばれ、その時のドレイン電流ＩＤは
で示される値をとる。注目すべき点はドレイン・ソース
間電圧ＶＤ８が充分低い領域■′においては、ドレイン
電流ＩＤは ＩＤ＝β（Ｖａｓ、 −Ｖ Ｔ ） ・Ｖ’ｎｓ −−
（３）となり、ＦＥＴは電流利得β、ゲート・ソース間
定電圧ＶＧ８Ｑ と閾値ｖＴ との定数で決まる定抵抗
と見なせることができる。このことを応用して、ＦＥＴ
をスイッチ（トランスミッションゲート）として使用し
た回路例も多い。ところで（４）式において定電圧ＶＧ
ＳＱ を可変電圧に置換することで、ＰＥＴを可変抵抗
素子としても、使用できることが考えられる。しかしな
がら単純にゲート電圧ＶａＳを変化させるだけでは、抵
抗値几の変化が（ＶＯ２−Ｖ’ｔ）に対して逆比例する
事、閾値電圧ｖＴおよび電流利得βという製造プロセス
に影Ｗを受ける要素をもつ項が直接関与している事又、
第２図の領域■では電流利得β自体が実際にはゲート・
ソース間電圧ＶＧ８に依存し、一定ではない事等の理由
の為、可変抵抗素子として使用する場合、ゲート・ソー
ス間電圧ＶＧＳと抵抗値Ｈの関係が複雑となり、ある抵
抗値の状態より異る抵抗値の状態に変化させる時ゲート
・ソース間電圧Ｖｃｓ’ｔどの程度変化すべきかの算出
が極めて困難であり、任意の抵抗値を得るのが難しい。
ぞｔｌ、を流増幅率および閾値電圧である。第２図中に
おけるＶＤ［ｌ ＜ ＹＧｓ。−ｖＴの領域■および…
′はリニア領域と呼ばれ、その時のドレイン電流ＩＤは
で示される値をとる。注目すべき点はドレイン・ソース
間電圧ＶＤ８が充分低い領域■′においては、ドレイン
電流ＩＤは ＩＤ＝β（Ｖａｓ、 −Ｖ Ｔ ） ・Ｖ’ｎｓ −−
（３）となり、ＦＥＴは電流利得β、ゲート・ソース間
定電圧ＶＧ８Ｑ と閾値ｖＴ との定数で決まる定抵抗
と見なせることができる。このことを応用して、ＦＥＴ
をスイッチ（トランスミッションゲート）として使用し
た回路例も多い。ところで（４）式において定電圧ＶＧ
ＳＱ を可変電圧に置換することで、ＰＥＴを可変抵抗
素子としても、使用できることが考えられる。しかしな
がら単純にゲート電圧ＶａＳを変化させるだけでは、抵
抗値几の変化が（ＶＯ２−Ｖ’ｔ）に対して逆比例する
事、閾値電圧ｖＴおよび電流利得βという製造プロセス
に影Ｗを受ける要素をもつ項が直接関与している事又、
第２図の領域■では電流利得β自体が実際にはゲート・
ソース間電圧ＶＧ８に依存し、一定ではない事等の理由
の為、可変抵抗素子として使用する場合、ゲート・ソー
ス間電圧ＶＧＳと抵抗値Ｈの関係が複雑となり、ある抵
抗値の状態より異る抵抗値の状態に変化させる時ゲート
・ソース間電圧Ｖｃｓ’ｔどの程度変化すべきかの算出
が極めて困難であり、任意の抵抗値を得るのが難しい。
（発明の目的）
本発明の目的は、これらの点に鑑み、外部からの制御信
号により容易に目的の抵抗値に設定することが可能な特
にモノリシック集積回路に適した電子式可変抵抗器を提
供することにある。
号により容易に目的の抵抗値に設定することが可能な特
にモノリシック集積回路に適した電子式可変抵抗器を提
供することにある。
（発明の構成）
本発明によれば、第１の電源端子と第２の電源端子と制
御信号入力端子と被制御信号入力端子と、第１の電源端
子に一端を接続した定電流源と、第２の電源端子にソー
スを接続し、定電流源の残る一端にドレインを接続した
第１のＦＥＴと、制御信号入力端子の電位と第１のＦＥ
Ｔのドレイン端子の電位との差を検出・増幅した電圧を
第１のＦＥＴのゲートに印加する差動増幅器と、第１０
ＦＥＴと同一導電型でソースを第２の電源端子に接続し
、ドレインを被制御信号入力端子に接続し、ゲートを第
１０ＦＥＴのゲートに接続した第２のＦＥＴとにより構
成されており、第１のＦＥＴ並びに第２のＦＥＴは共に
ドレイン電流がゲート・ソース間電圧から閾値電圧を引
いた値に比例する領域すなわち、第２図中の領域…′に
動作点をもつように選択したもので、前記定電流源より
流れる定電流が第１０ＰＥＴを流れることによシ、定抵
抗として動作している第１ＯＦＥＴの抵抗値を第１のＰ
ＥＴのドレイン・ソース間の電圧降下として検出し、そ
の電圧が制御信号入力端子に印加された制御信号と一致
するよう差動増幅器により第１のＰＥＴのゲート電圧に
帰還をかけることにより、第１のＦＥＴの抵抗値を制御
信号に比例するようにすると同時に第１のＦＥＴのゲー
ト電圧を第２のＦ Ｅ Ｔのゲート電圧にも印加するこ
とで、ｍ２のＰＥＴの抵抗値をも同様に変化させ、被制
御信号入力端子より見た抵抗値が制御信号に比例した値
となるようにしたことを特徴とする電子式可変抵抗器で
ある。
御信号入力端子と被制御信号入力端子と、第１の電源端
子に一端を接続した定電流源と、第２の電源端子にソー
スを接続し、定電流源の残る一端にドレインを接続した
第１のＦＥＴと、制御信号入力端子の電位と第１のＦＥ
Ｔのドレイン端子の電位との差を検出・増幅した電圧を
第１のＦＥＴのゲートに印加する差動増幅器と、第１０
ＦＥＴと同一導電型でソースを第２の電源端子に接続し
、ドレインを被制御信号入力端子に接続し、ゲートを第
１０ＦＥＴのゲートに接続した第２のＦＥＴとにより構
成されており、第１のＦＥＴ並びに第２のＦＥＴは共に
ドレイン電流がゲート・ソース間電圧から閾値電圧を引
いた値に比例する領域すなわち、第２図中の領域…′に
動作点をもつように選択したもので、前記定電流源より
流れる定電流が第１０ＰＥＴを流れることによシ、定抵
抗として動作している第１ＯＦＥＴの抵抗値を第１のＰ
ＥＴのドレイン・ソース間の電圧降下として検出し、そ
の電圧が制御信号入力端子に印加された制御信号と一致
するよう差動増幅器により第１のＰＥＴのゲート電圧に
帰還をかけることにより、第１のＦＥＴの抵抗値を制御
信号に比例するようにすると同時に第１のＦＥＴのゲー
ト電圧を第２のＦ Ｅ Ｔのゲート電圧にも印加するこ
とで、ｍ２のＰＥＴの抵抗値をも同様に変化させ、被制
御信号入力端子より見た抵抗値が制御信号に比例した値
となるようにしたことを特徴とする電子式可変抵抗器で
ある。
（実施例）
以下、第３図に示す本発明の一実施例を参照して、本発
明を更に詳細に説明する。
明を更に詳細に説明する。
第３図中において１は第１の電源端子、２は第２の電源
端子、３は制御信号入力端子、４は被制御信号入力端子
、５は定電流源、６，８はＮチャンネルエンハンスメン
ト型ＦＥＴ１７はｘ動増幅器である。
端子、３は制御信号入力端子、４は被制御信号入力端子
、５は定電流源、６，８はＮチャンネルエンハンスメン
ト型ＦＥＴ１７はｘ動増幅器である。
第３図中の回路の動作は次のようになる。
制御信号ｖｃが制御信号入力端子３と第２の電源端子２
との間に印加されると、差動増幅器７の出力はＦＥＴ５
のドレイン電圧が制御信号ｖｃと等しくなるような電圧
をＰ Ｒ’１’ ６のゲートに印加する。この時、ＦＥ
Ｔ６に適当な電流利得βをもつものを採用すれｉ；［’
、ＦＥＴ５の動作点を第２図中の領域■′におくことが
可能である。その場合、Ｐ Ｅ’Ｉ’ ６は領域■′で
動作していることから次式で示される抵抗と見なせる。
との間に印加されると、差動増幅器７の出力はＦＥＴ５
のドレイン電圧が制御信号ｖｃと等しくなるような電圧
をＰ Ｒ’１’ ６のゲートに印加する。この時、ＦＥ
Ｔ６に適当な電流利得βをもつものを採用すれｉ；［’
、ＦＥＴ５の動作点を第２図中の領域■′におくことが
可能である。その場合、Ｐ Ｅ’Ｉ’ ６は領域■′で
動作していることから次式で示される抵抗と見なせる。
（添字はＦＥＴの番号を示す。）
ところで、今ＦＥＴ６のドレインソース間電圧は前述の
とおりｖｃであり、又ＦＥＴ６に流れる電流は定電流源
５により決まる電流ＩＢであるので几６は次のようにも
表せる〇 次に、ＦＥＴ８に注目すると、このＢ” Ｅ Ｔ ８に
はｋ” Ｅ Ｔ ６と同一のゲート電圧ｖＧ８が印加さ
れているが、このＰＥＴも適当な電流利得βをもつ本の
を採用する事で動作点を第２図の領域田′におくことが
可能であり、その時ＦＥＴ８は次式で示される抵抗と等
価となる ここでＦＥＴ６のしきい電圧■Ｔ６とＦＥ Ｔ ８のし
きい電圧ｖＴ８が整合性が良好で、等しいものを選ぶよ
うにする（ ’／Ｔ６ ＝ ｖＴ８とする、モノリシッ
ク集積回路では極めて容易）と（７）式は（６）式と（
５）式を利用して次式のようになる。
とおりｖｃであり、又ＦＥＴ６に流れる電流は定電流源
５により決まる電流ＩＢであるので几６は次のようにも
表せる〇 次に、ＦＥＴ８に注目すると、このＢ” Ｅ Ｔ ８に
はｋ” Ｅ Ｔ ６と同一のゲート電圧ｖＧ８が印加さ
れているが、このＰＥＴも適当な電流利得βをもつ本の
を採用する事で動作点を第２図の領域田′におくことが
可能であり、その時ＦＥＴ８は次式で示される抵抗と等
価となる ここでＦＥＴ６のしきい電圧■Ｔ６とＦＥ Ｔ ８のし
きい電圧ｖＴ８が整合性が良好で、等しいものを選ぶよ
うにする（ ’／Ｔ６ ＝ ｖＴ８とする、モノリシッ
ク集積回路では極めて容易）と（７）式は（６）式と（
５）式を利用して次式のようになる。
この式には電流利得β６とβＳが比で関与しているが、
ＦＥＴ６とＦ” Ｅ Ｔ ８のゲートには同じＶＣＳが
印加され°Ｃいる為、電流利得βのゲート・ノース間電
圧ＶＣＳの依存性は比の形では相殺され“Ｃしまい、β
６／β８はＦＥＴ６とＦＥＴ８の形状で決まるゲート・
ソース間電圧ＶＧＳに依存しない定数となる。
ＦＥＴ６とＦ” Ｅ Ｔ ８のゲートには同じＶＣＳが
印加され°Ｃいる為、電流利得βのゲート・ノース間電
圧ＶＣＳの依存性は比の形では相殺され“Ｃしまい、β
６／β８はＦＥＴ６とＦＥＴ８の形状で決まるゲート・
ソース間電圧ＶＧＳに依存しない定数となる。
従って被制御信号入力端子４と第２の電源端子２との間
は（８）式で示されるような制御信号ｖｃに比例した可
変抵抗器として動作することが理解される。
は（８）式で示されるような制御信号ｖｃに比例した可
変抵抗器として動作することが理解される。
以上述べたような本発明により、外部からの制御信号に
より容易に目的の抵抗値に設矩することが可能な、特に
モノリシック集積回路に適した電子式可変抵抗器を得る
ことができる。
より容易に目的の抵抗値に設矩することが可能な、特に
モノリシック集積回路に適した電子式可変抵抗器を得る
ことができる。
本発明の回路は、制御信号に比例する抵抗値を与える仁
とが可能な為、例えば制御信号にＬ）／Ａコンバータ等
の出力を接続する事により、抵抗値を離散値化、数値制
御する事や積分器の出力を制御信号に接続する事で連続
的に増大、減少する抵抗値を得る事、等が可能となる。
とが可能な為、例えば制御信号にＬ）／Ａコンバータ等
の出力を接続する事により、抵抗値を離散値化、数値制
御する事や積分器の出力を制御信号に接続する事で連続
的に増大、減少する抵抗値を得る事、等が可能となる。
このように本回路の応用可能な対象は極めて多枝に渡り
、その利益は多大なる本のがある。
、その利益は多大なる本のがある。
なお、本実施例ではＮチャンネルＰＥＴによる例を示し
たが、これは回路の各極性を反転することによりＰチャ
ンネルＦＥＴにおいても実現可能である事は明らかであ
る。
たが、これは回路の各極性を反転することによりＰチャ
ンネルＦＥＴにおいても実現可能である事は明らかであ
る。
＃！１図はエンハンスメント型ＰＥＴの等価回路図を表
わしたものであり、第２図はそのゲート・ソース間電圧
Ｖａｓ ｔ″一定値ＶＯＳ。とした時のドレイン・ソー
ス間電圧ＶＤ８とドレイン電流ＩＤの関係を表す特性図
である。第３図は本発明の一実施例を示した回路図であ
る。 １・・・・・・第１電源端子、２・・・・・・第２を源
端子、３・・・・・・制御信号入力端子、４・・・・・
・被制御信号入力端子、５・・・・・・定電流源、６，
８・・・・・・Ｎチャンネルエンハンスメント型ＦＥＴ
、７・・・・・・差動増幅器である。 ・′・二“さ、 代理人 弁理士 内 原 音仁 パパ ・、−
わしたものであり、第２図はそのゲート・ソース間電圧
Ｖａｓ ｔ″一定値ＶＯＳ。とした時のドレイン・ソー
ス間電圧ＶＤ８とドレイン電流ＩＤの関係を表す特性図
である。第３図は本発明の一実施例を示した回路図であ
る。 １・・・・・・第１電源端子、２・・・・・・第２を源
端子、３・・・・・・制御信号入力端子、４・・・・・
・被制御信号入力端子、５・・・・・・定電流源、６，
８・・・・・・Ｎチャンネルエンハンスメント型ＦＥＴ
、７・・・・・・差動増幅器である。 ・′・二“さ、 代理人 弁理士 内 原 音仁 パパ ・、−
Claims (1)
- 第１の電源端子と、第２の電源端子と、制御信号入力端
子と、被制御信号入力端子と、前記第１の電源端子に一
端を接続した定電流源と、前記第２の電源端子にソース
を接続し、前記定電流源の残る一端にドレインを接続し
た第１の電界効果トランジスタと、前記制御信号入力端
子の電位と前記第１の電界効果トランジスタのドレイン
端子の電位の差を検出、増幅し、その出力電圧を前記第
１の電界効果トランジスタのゲートに印加する増幅器と
、前記第１の電界効果トランジスタと同一導電型でソー
スを前記第２電源端子に接続し、ドレインを前記被制御
信号入力端子に接続し、ゲートを前記第１の電界効果ト
ランジスタのゲートに接続した第２の電界効果トランジ
スタとを含むことを特徴とする電子式可変抵抗器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224884A JPS60165822A (ja) | 1984-02-09 | 1984-02-09 | 電子式可変抵抗器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2224884A JPS60165822A (ja) | 1984-02-09 | 1984-02-09 | 電子式可変抵抗器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60165822A true JPS60165822A (ja) | 1985-08-29 |
Family
ID=12077485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2224884A Pending JPS60165822A (ja) | 1984-02-09 | 1984-02-09 | 電子式可変抵抗器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60165822A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273412A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 高電圧用可変インピーダンス回路 |
| US4918587A (en) * | 1987-12-11 | 1990-04-17 | Ncr Corporation | Prefetch circuit for a computer memory subject to consecutive addressing |
| JPH07221596A (ja) * | 1994-01-28 | 1995-08-18 | Nec Corp | 減衰回路 |
| US7663420B2 (en) | 2006-11-09 | 2010-02-16 | Kabushiki Kaisha Toshiba | MOS resistance controlling device and MOS attenuator |
-
1984
- 1984-02-09 JP JP2224884A patent/JPS60165822A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4918587A (en) * | 1987-12-11 | 1990-04-17 | Ncr Corporation | Prefetch circuit for a computer memory subject to consecutive addressing |
| JPH01273412A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 高電圧用可変インピーダンス回路 |
| JPH07221596A (ja) * | 1994-01-28 | 1995-08-18 | Nec Corp | 減衰回路 |
| US7663420B2 (en) | 2006-11-09 | 2010-02-16 | Kabushiki Kaisha Toshiba | MOS resistance controlling device and MOS attenuator |
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