JPH0218606A - 定電流回路 - Google Patents
定電流回路Info
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- JPH0218606A JPH0218606A JP16984988A JP16984988A JPH0218606A JP H0218606 A JPH0218606 A JP H0218606A JP 16984988 A JP16984988 A JP 16984988A JP 16984988 A JP16984988 A JP 16984988A JP H0218606 A JPH0218606 A JP H0218606A
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- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
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- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電流回路に関し、特に絶縁ゲート型電界効果
トランジスタを用いた定電流回路に関する。
トランジスタを用いた定電流回路に関する。
従来、かかる絶縁ゲート型電界効果トランジスタ（以下
、ＩＧ−Ｆ’ＥＴと称す）を用いた定電流回路はＮチャ
ネル型Ｉ Ｃ，ＦＥＴとＰチャネル型Ｉ Ｇ−ＦＥＴと
を用いて構成している。
、ＩＧ−Ｆ’ＥＴと称す）を用いた定電流回路はＮチャ
ネル型Ｉ Ｃ，ＦＥＴとＰチャネル型Ｉ Ｇ−ＦＥＴと
を用いて構成している。
第５図はかかる従来の一例を示す定電流回路図である。
第５図に示すように、この定電流回路は、Ｐチャネル型
ＩＧ−ＦＥＴＱ２とＱ３のサイズ比、Ｎチャネル型ＩＧ
−ＦＥＴＱ４とＱｌのサイズ比、および抵抗Ｒ１の値の
みにより定電流ＩＩ、Ｉ２の値が決定される。
ＩＧ−ＦＥＴＱ２とＱ３のサイズ比、Ｎチャネル型ＩＧ
−ＦＥＴＱ４とＱｌのサイズ比、および抵抗Ｒ１の値の
みにより定電流ＩＩ、Ｉ２の値が決定される。
この関係を式であられすと、次のようになる。
但し、ｑ：電子１個の電荷、ｋ：ボルツマン定数、Ｔ：
絶対温度、 ３１ ： ＩＧ−ＦＥＴＱＩの実効チャネル幅と実すな
わち、Ｐチャネル型Ｉ Ｇ−ＦＥＴＱ２とＮチャネル型
ＩＧ−ＦＥＴＱＩと抵抗Ｒ］とか電源ＶＤＤ Ｖ５ｇ
間に直列に接続されており、一方Ｐチャネル型ＩＧ−Ｆ
ＥＴＱ３とＮチャネル型ＩａＦＥＴＱ４も前記電源間に
直列に接続されている。更に具体的に言えは、ＩＧ−Ｆ
ＥＴＱ２のドレインとゲートは相互に接続され、且つＩ
ＧＦＥＴＱ３のゲートに接続されている。また、ＩＧ−
ＦＥＴＱ４のドレインとゲートも相互に接続され、且つ
ＩＧ−ＦＥＴＱＩのゲートに接続されている。
絶対温度、 ３１ ： ＩＧ−ＦＥＴＱＩの実効チャネル幅と実すな
わち、Ｐチャネル型Ｉ Ｇ−ＦＥＴＱ２とＮチャネル型
ＩＧ−ＦＥＴＱＩと抵抗Ｒ］とか電源ＶＤＤ Ｖ５ｇ
間に直列に接続されており、一方Ｐチャネル型ＩＧ−Ｆ
ＥＴＱ３とＮチャネル型ＩａＦＥＴＱ４も前記電源間に
直列に接続されている。更に具体的に言えは、ＩＧ−Ｆ
ＥＴＱ２のドレインとゲートは相互に接続され、且つＩ
ＧＦＥＴＱ３のゲートに接続されている。また、ＩＧ−
ＦＥＴＱ４のドレインとゲートも相互に接続され、且つ
ＩＧ−ＦＥＴＱＩのゲートに接続されている。
このような相補型ＭＯ８集積回路（以下、単にＣＭＯ８
Ｉ Ｃという）を用いた定電流回路を、低電力化が要求
されるＣＭＯ３ＩＣに内蔵される定電圧回路の基準電流
発生部として使用することは極めて有効な手段である。
Ｉ Ｃという）を用いた定電流回路を、低電力化が要求
されるＣＭＯ３ＩＣに内蔵される定電圧回路の基準電流
発生部として使用することは極めて有効な手段である。
上述した従来の定電流回路は、電源電圧ＶＤＤＶＳＳが
増加すると、ＩＧ−ＦＥＴＱ２を流れる電流■１および
ＩＧ−ＦＥＴＱ３を流れる電流Ｉ２も微かながら増加し
てしまうという欠点がある。
増加すると、ＩＧ−ＦＥＴＱ２を流れる電流■１および
ＩＧ−ＦＥＴＱ３を流れる電流Ｉ２も微かながら増加し
てしまうという欠点がある。
これは電源電圧ＶＤＤ−ｙｓ３が増加するにつれて、Ｎ
チャネル型ＩＧ−ＦＥＴＱＩのドレインソース間電圧お
よびＰチャネル型ＩＧ−ＦＥＴＱ３のドレイン・ソース
間電圧が増加するため、ＱｌおよびＱ３の実効チャネル
長が減少し、定電ためである。
チャネル型ＩＧ−ＦＥＴＱＩのドレインソース間電圧お
よびＰチャネル型ＩＧ−ＦＥＴＱ３のドレイン・ソース
間電圧が増加するため、ＱｌおよびＱ３の実効チャネル
長が減少し、定電ためである。
本発明の目的は、かかる電源電圧の変化に対し極めて安
定した定電流回路を提供することにある。
定した定電流回路を提供することにある。
本発明の定電流回路は、第一の電源に接続した抵抗と、
ソースを前記抵抗の他端に接続した一導電チャネル型の
第一の電界効果トランジスタと、ソースを第二の電源に
接続し且つゲートとドレインを接続すると共にこのドレ
インを少なくとも一つの電界効果トランジスタを介して
前記第一の電界効果トランジスタのドレインに接続する
逆導電チャネル型の第二の電界効果トランジスタと、ソ
スを前記第二の電源に接続しゲートを前記第二の電界効
果トランジスタのゲートに接続する逆導電チャネル型の
第三の電界効果トランジスタと、ソースを前記第一の電
源に、ドレインおよびゲトを前記第一の電界効果トラン
ジスタのゲートに接続し且つこのドレインを少なくとも
一つの電界効果トランジスタを介して前記第三の電界効
果トランジスタのドレインに接続する一導電チャネル型
の第四の電界効果トランジスタと、前記第一。
ソースを前記抵抗の他端に接続した一導電チャネル型の
第一の電界効果トランジスタと、ソースを第二の電源に
接続し且つゲートとドレインを接続すると共にこのドレ
インを少なくとも一つの電界効果トランジスタを介して
前記第一の電界効果トランジスタのドレインに接続する
逆導電チャネル型の第二の電界効果トランジスタと、ソ
スを前記第二の電源に接続しゲートを前記第二の電界効
果トランジスタのゲートに接続する逆導電チャネル型の
第三の電界効果トランジスタと、ソースを前記第一の電
源に、ドレインおよびゲトを前記第一の電界効果トラン
ジスタのゲートに接続し且つこのドレインを少なくとも
一つの電界効果トランジスタを介して前記第三の電界効
果トランジスタのドレインに接続する一導電チャネル型
の第四の電界効果トランジスタと、前記第一。
第二の電界効果トランジスタの間および前記第三、第四
の電界効果トランジスタの間にゲートを共に接続した一
対の第五および第六の電界効果トランジスタとを有し、
前記第五および第六の電界効果トランジスタは一導電チ
ャネル型および逆導電チャネル型の電界効果トランジス
タ対の少なくとも一方を含んで構成される。
の電界効果トランジスタの間にゲートを共に接続した一
対の第五および第六の電界効果トランジスタとを有し、
前記第五および第六の電界効果トランジスタは一導電チ
ャネル型および逆導電チャネル型の電界効果トランジス
タ対の少なくとも一方を含んで構成される。
要するに、本発明は、従来の定電流回路（第５図）のＮ
チャネル型ＩＧ−ＦＥＴＱＩのドレインとＰチャネル型
ＩＧ−ＦＥＴＱ２のドレイン間およびＮチャネル型ＩＧ
−ＦＥＴＱ４とＰチャネル型Ｉ Ｇ−ＦＥＴＱ３のドレ
イン間に、ゲートを共に接続したＮチャネル型ＩＧ−Ｆ
ＥＴ対あるいはＰチャネル型ＩＧ−ＦＥＴ対の少なくと
も一つを挿入し、電源電圧の増減に伴う電流の増減を抑
制するものである。
チャネル型ＩＧ−ＦＥＴＱＩのドレインとＰチャネル型
ＩＧ−ＦＥＴＱ２のドレイン間およびＮチャネル型ＩＧ
−ＦＥＴＱ４とＰチャネル型Ｉ Ｇ−ＦＥＴＱ３のドレ
イン間に、ゲートを共に接続したＮチャネル型ＩＧ−Ｆ
ＥＴ対あるいはＰチャネル型ＩＧ−ＦＥＴ対の少なくと
も一つを挿入し、電源電圧の増減に伴う電流の増減を抑
制するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す定電流回路図であ
る。
る。
第１図に示すように、本実施例の定電流回路は電源Ｖｓ
ｓに抵抗Ｒ１とＮチャネル型ＩＧ−ＦＥＴＱ４のソース
を接続し、この抵抗Ｒ１の他端はＮチャネル型ＩＧ−Ｆ
ＥＴＱＩのソースに接続する。このＩＧ−ＦＥＴＱＩの
ゲートをＩＧＦＥＴＱ４のゲートとドレインおよびＮチ
ャネル型Ｉ Ｇ−ＦＥＴＱ６のソースに接続し、またＱ
ｌのドレインをＮチャネル型Ｉ Ｇ−ＦＥＴＱ５のソー
スに接続する。このＩＧ−ＦＥＴＱ５のゲートはＩ Ｇ
−ＦＥＴＱ６のゲートとドレインおよびＰチャネル型Ｉ
Ｇ−ＦＥＴＱ３のドレイに接続され、またＩ Ｇ−ＦＥ
ＴＱ５のドレインはＰチャネル型ＩＧ−ＦＥＴＱ２のゲ
ートとドレインおよびＩ Ｇ−ＦＥＴＱ３のゲートに接
続される。この工Ｇ−ＦＥＴＱ２のソースおよびＩ Ｇ
−ＦＥＴＱ３のソースは、共にＶＤＤ（＝ＯＶ）に接続
される。
ｓに抵抗Ｒ１とＮチャネル型ＩＧ−ＦＥＴＱ４のソース
を接続し、この抵抗Ｒ１の他端はＮチャネル型ＩＧ−Ｆ
ＥＴＱＩのソースに接続する。このＩＧ−ＦＥＴＱＩの
ゲートをＩＧＦＥＴＱ４のゲートとドレインおよびＮチ
ャネル型Ｉ Ｇ−ＦＥＴＱ６のソースに接続し、またＱ
ｌのドレインをＮチャネル型Ｉ Ｇ−ＦＥＴＱ５のソー
スに接続する。このＩＧ−ＦＥＴＱ５のゲートはＩ Ｇ
−ＦＥＴＱ６のゲートとドレインおよびＰチャネル型Ｉ
Ｇ−ＦＥＴＱ３のドレイに接続され、またＩ Ｇ−ＦＥ
ＴＱ５のドレインはＰチャネル型ＩＧ−ＦＥＴＱ２のゲ
ートとドレインおよびＩ Ｇ−ＦＥＴＱ３のゲートに接
続される。この工Ｇ−ＦＥＴＱ２のソースおよびＩ Ｇ
−ＦＥＴＱ３のソースは、共にＶＤＤ（＝ＯＶ）に接続
される。
この定電流回路に電源電圧Ｖｓｓ１（Ｖｓｓｔ ＜Ｏｖ
）を印加すると、前述した（１） 、 （２）式で表さ
れる電流ＩＩ、Ｉ２が流れる。この時のＩＧＦＥＴＱ２
．Ｑ４、Ｑ５およびＱ６のゲート・ソース間電圧はそれ
ぞれＶＧＱ２ ＋ ＶＧＱ４ ＋ ＶＱＱ５および■Ｇ
Ｑ６とする。
）を印加すると、前述した（１） 、 （２）式で表さ
れる電流ＩＩ、Ｉ２が流れる。この時のＩＧＦＥＴＱ２
．Ｑ４、Ｑ５およびＱ６のゲート・ソース間電圧はそれ
ぞれＶＧＱ２ ＋ ＶＧＱ４ ＋ ＶＱＱ５および■Ｇ
Ｑ６とする。
次に、電源電圧をＶ ５５２ （Ｖ ５８２ ＜ Ｖ
ｓｓ□＜Ｏｖ）に変化させた場合、前述の■。Ｑ２
＋ ■ＧＱ４およびｖＧＱ６はほぼ一定に保たれる。す
なわち、ＩＧ−ＦＥＴＱ５のドレイン・ＶＤＤ間の電位
およびゲート・ＶＳ２間の電位はほぼ一定に保たれる。
ｓｓ□＜Ｏｖ）に変化させた場合、前述の■。Ｑ２
＋ ■ＧＱ４およびｖＧＱ６はほぼ一定に保たれる。す
なわち、ＩＧ−ＦＥＴＱ５のドレイン・ＶＤＤ間の電位
およびゲート・ＶＳ２間の電位はほぼ一定に保たれる。
一方、ＩＣ，−ＦＦ、ＴＱ５のゲート・ソース間電圧は
電流１１を流せるだけ必要であるので、図中のＡ点の電
位はＩＧ−ＦＦ、ＴＱ５のゲート電圧を基準として約■
ｏＱ５分だけＶＳＳ側にコントロールされる。この結果
、電源電圧の増加分ＩＶｓｓ２Ｖｓｓｉ ｌはＩＧ−Ｆ
ＥＴＱ５のドレイン・ソース間電圧となり、図中のＱｌ
のドレイン・ＶＳＳ間電圧■１はほぼ一定に保たれる。
電流１１を流せるだけ必要であるので、図中のＡ点の電
位はＩＧ−ＦＦ、ＴＱ５のゲート電圧を基準として約■
ｏＱ５分だけＶＳＳ側にコントロールされる。この結果
、電源電圧の増加分ＩＶｓｓ２Ｖｓｓｉ ｌはＩＧ−Ｆ
ＥＴＱ５のドレイン・ソース間電圧となり、図中のＱｌ
のドレイン・ＶＳＳ間電圧■１はほぼ一定に保たれる。
要するに、電源電圧をＶＳＳＩからＶＳＳ２に変化させ
た場合のＩＧ−ＦＥＴＱＩの実効チャネル長の減少はな
く、定電流回路のＤＣゲインの増加はＩＧ−ＦＥＴＱ３
の実効チャネル長の減少による影響のみに抑えられ、前
述した（１） 、 （２）式から明らかに、電流ＩＩ、
Ｉ２の増加は抑えられる。
た場合のＩＧ−ＦＥＴＱＩの実効チャネル長の減少はな
く、定電流回路のＤＣゲインの増加はＩＧ−ＦＥＴＱ３
の実効チャネル長の減少による影響のみに抑えられ、前
述した（１） 、 （２）式から明らかに、電流ＩＩ、
Ｉ２の増加は抑えられる。
また、以上の説明から、ＩＧ−ＦＥＴＱ５およびＱ６は
定電流回路のＤＣゲインに寄与せず、したかってサイズ
も任意でよい事は明白である。
定電流回路のＤＣゲインに寄与せず、したかってサイズ
も任意でよい事は明白である。
次に、第２図は本発明の第二の実施例を示す定電流回路
図である。
図である。
第２図に示すように、この定電流回路はＩＧＦＥＴＱＩ
のドレインとＱ２のドレイン間およびＱ３のドレインと
Ｑ４のドレイン間に、ゲートを共に接続したＰチャネル
型ＩＧ−ＦＥＴＱ７およびＱ８をそれぞれ挿入したもの
である。
のドレインとＱ２のドレイン間およびＱ３のドレインと
Ｑ４のドレイン間に、ゲートを共に接続したＰチャネル
型ＩＧ−ＦＥＴＱ７およびＱ８をそれぞれ挿入したもの
である。
この定電流回路において、電源電圧Ｖ５５□を印加する
と、前述した（１） 、 （２）式で表される電流ＩＩ
、Ｉ２が流れる。この時のＩ Ｇ−ＦＥＴＱ２．Ｑ７．
Ｑ４およびＱ８のゲート・ソース間電圧をそれぞれＶＧ
Ｑ２ ＋ ＶＧＱ７ ＋ ＶＧＱ４ ＋ ＶＧＱ８とす
る。
と、前述した（１） 、 （２）式で表される電流ＩＩ
、Ｉ２が流れる。この時のＩ Ｇ−ＦＥＴＱ２．Ｑ７．
Ｑ４およびＱ８のゲート・ソース間電圧をそれぞれＶＧ
Ｑ２ ＋ ＶＧＱ７ ＋ ＶＧＱ４ ＋ ＶＧＱ８とす
る。
次に、電源電圧を■ｓ５□に変化した場合、ＶＧＱＩＶ
ＧＱ７ ＋ ＶＧＱ４はほぼ一定に保たれる。すなわち
、ＩＧ−ＦＥＴＱ８のドレイン・電源（Ｖｓｓ）間の電
位およびゲート・ＶＤＤ間の電位はぼは一定に保たれる
。一方、Ｉ Ｇ−ＦＥＴＱ８のゲート・ソース間電圧は
電流■２は流せるだけ必要であるの＝ １０ て、図中のＢ点の電位はＩ Ｇ−ＦＥＴＱ８のゲート電
圧を基準として約７０９８分だけＶＤＤ側にコントロー
ルされる。この結果、電源電圧の増加分１Ｖｓｓ□Ｖｓ
ｓ＋ ｌはＩＧ−ＦＥＴＱ８のドレイン・ソース間電圧
となり、図中のＩＧ−’ＦＥＴＱ３のドレイン・ソース
間電圧ｖｂはほぼ一定に保たれる。すなわち、電源電圧
をＶ８，１からＶｓｇ２に変化さぜな場合でも、ＩＧ−
ＦＥＴＱ３の実効チャネル長の減少はなく、定電流回路
のＤＣゲインの増加はＩＧ−ＦＥＴＱＩの実効チャネル
長の減少による影響のみに抑えられ、前述した（１）
、 （２＞式から明らかに電流Ｉ１．Ｉ２の増加は抑え
られる。また、ＩＧ−ＦＥＴＱ７およびＱ８は定電流回
路のＤＣゲインに寄与せず、サイズも任意でよい。
ＧＱ７ ＋ ＶＧＱ４はほぼ一定に保たれる。すなわち
、ＩＧ−ＦＥＴＱ８のドレイン・電源（Ｖｓｓ）間の電
位およびゲート・ＶＤＤ間の電位はぼは一定に保たれる
。一方、Ｉ Ｇ−ＦＥＴＱ８のゲート・ソース間電圧は
電流■２は流せるだけ必要であるの＝ １０ て、図中のＢ点の電位はＩ Ｇ−ＦＥＴＱ８のゲート電
圧を基準として約７０９８分だけＶＤＤ側にコントロー
ルされる。この結果、電源電圧の増加分１Ｖｓｓ□Ｖｓ
ｓ＋ ｌはＩＧ−ＦＥＴＱ８のドレイン・ソース間電圧
となり、図中のＩＧ−’ＦＥＴＱ３のドレイン・ソース
間電圧ｖｂはほぼ一定に保たれる。すなわち、電源電圧
をＶ８，１からＶｓｇ２に変化さぜな場合でも、ＩＧ−
ＦＥＴＱ３の実効チャネル長の減少はなく、定電流回路
のＤＣゲインの増加はＩＧ−ＦＥＴＱＩの実効チャネル
長の減少による影響のみに抑えられ、前述した（１）
、 （２＞式から明らかに電流Ｉ１．Ｉ２の増加は抑え
られる。また、ＩＧ−ＦＥＴＱ７およびＱ８は定電流回
路のＤＣゲインに寄与せず、サイズも任意でよい。
次に、第３図は本発明の第三の実施例を示す定電流回路
図である。
図である。
第３図に示すように、この定電流回路はＩＧＦＥＴＱＩ
のドレインとＱ２の１〜レイン間およびＩ Ｇ＝ＦＥＴ
Ｑ３のドレインとＱ４のドレイン間に共にケー１〜を接
続したＮヂャネル型ＩＧＦＥＴＱ５．Ｑ６と、これも共
にゲートを接続したＰチャネル型ＩＧ−ＦＥＴＱ７．Ｑ
８とをそれぞれ挿入したものであり、いわば、第１図お
よび第２図に示す回路をあわせた形となっている。上述
した第１図および第２図の説明から明らかなように、電
源電圧か変化した場合でも、図中のＶａ、Ｖｂはほぼ一
定に保たれる。すなわち、電源電圧が変化した場合、Ｔ
Ｇ−ＦＥＴＱｌ、、Ｑ３の実効チャネル長の減少はなく
、したがってＤＣゲインの増加もなく、理論上全く電源
電圧に依存しない定電流回路を得ることができる。
のドレインとＱ２の１〜レイン間およびＩ Ｇ＝ＦＥＴ
Ｑ３のドレインとＱ４のドレイン間に共にケー１〜を接
続したＮヂャネル型ＩＧＦＥＴＱ５．Ｑ６と、これも共
にゲートを接続したＰチャネル型ＩＧ−ＦＥＴＱ７．Ｑ
８とをそれぞれ挿入したものであり、いわば、第１図お
よび第２図に示す回路をあわせた形となっている。上述
した第１図および第２図の説明から明らかなように、電
源電圧か変化した場合でも、図中のＶａ、Ｖｂはほぼ一
定に保たれる。すなわち、電源電圧が変化した場合、Ｔ
Ｇ−ＦＥＴＱｌ、、Ｑ３の実効チャネル長の減少はなく
、したがってＤＣゲインの増加もなく、理論上全く電源
電圧に依存しない定電流回路を得ることができる。
第４図は第３図に示す定電流回路を応用して構成した定
電圧回路図である。
電圧回路図である。
第４図に示すように、がかる定電圧回路は、第３図に示
す定電流回路に加え、Ｎヂャネル型■ＧＰＥＴＱ９〜Ｑ
］、］と、Ｐヂャネル型■ＧＦＥＴＱ１２とを有し、出
力■。ｕＴがら定電圧を取り出す回路である。この定電
圧回路も電源電圧の変化に対し極めて安定した出力電圧
を得られる。
す定電流回路に加え、Ｎヂャネル型■ＧＰＥＴＱ９〜Ｑ
］、］と、Ｐヂャネル型■ＧＦＥＴＱ１２とを有し、出
力■。ｕＴがら定電圧を取り出す回路である。この定電
圧回路も電源電圧の変化に対し極めて安定した出力電圧
を得られる。
以上説明したように、本発明の定電流回路は電源電圧変
化に対し極めて安定化することがてき、特にＣＭＯ３Ｉ
Ｃに内蔵する定電圧回路の基準電流発生部に使用すると
きには、電源電圧変化に対し極めて安定した回路を構成
することができるという効果がある。
化に対し極めて安定化することがてき、特にＣＭＯ３Ｉ
Ｃに内蔵する定電圧回路の基準電流発生部に使用すると
きには、電源電圧変化に対し極めて安定した回路を構成
することができるという効果がある。
第１図〜第３図はそれぞれ本発明の第一の実施例〜第三
の実施例を示す定電流回路図、第４図は第３図に示す定
電流回路を応用して構成した定電圧回路図、第５図は従
来の一例を示す定電流回路図である。 Ｑ］、、Ｑ４〜Ｑ６．Ｑ９〜Ｑｌｌ・・・Ｎチャネル型
ＩＧ−ＦＥＴ、Ｑ２．Ｑ３．Ｑ７．Ｑ８．Ｑ１２・・・
Ｐチャネル型ＩＧ−ＦＥＴ、Ｒ１・・・抵抗。
の実施例を示す定電流回路図、第４図は第３図に示す定
電流回路を応用して構成した定電圧回路図、第５図は従
来の一例を示す定電流回路図である。 Ｑ］、、Ｑ４〜Ｑ６．Ｑ９〜Ｑｌｌ・・・Ｎチャネル型
ＩＧ−ＦＥＴ、Ｑ２．Ｑ３．Ｑ７．Ｑ８．Ｑ１２・・・
Ｐチャネル型ＩＧ−ＦＥＴ、Ｒ１・・・抵抗。
Claims (1)
- 第一の電源に接続した抵抗と、ソースを前記抵抗の他端
に接続した一導電チャネル型の第一の電界効果トランジ
スタと、ソースを第二の電源に接続し且つゲートとドレ
インを接続すると共にこのドレインを少なくとも一つの
電界効果トランジスタを介して前記第一の電界効果トラ
ンジスタのドレインに接続する逆導電チャネル型の第二
の電界効果トランジスタと、ソースを前記第二の電源に
接続しゲートを前記第二の電界効果トランジスタのゲー
トに接続する逆導電チャネル型の第三の電界効果トラン
ジスタと、ソースを前記第一の電源に、ドレインおよび
ゲートを前記第一の電界効果トランジスタのゲートに接
続し且つこのドレインを少なくとも一つの電界効果トラ
ンジスタを介して前記第三の電界効果トランジスタのド
レインに接続する一導電チャネル型の第四の電界効果ト
ランジスタと、前記第一、第二の電界効果トランジスタ
の間および前記第三、第四の電界効果トランジスタの間
にゲートを共に接続した一対の第五および第六の電界効
果トランジスタとを有し、前記第五および第六の電界効
果トランジスタは一導電チャネル型および逆導電チャネ
ル型の電界効果トランジスタ対の少なくとも一方を含ん
で構成したことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16984988A JPH0218606A (ja) | 1988-07-06 | 1988-07-06 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16984988A JPH0218606A (ja) | 1988-07-06 | 1988-07-06 | 定電流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0218606A true JPH0218606A (ja) | 1990-01-22 |
Family
ID=15894076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16984988A Pending JPH0218606A (ja) | 1988-07-06 | 1988-07-06 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0218606A (ja) |
Cited By (3)
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| JP2016073185A (ja) * | 2014-09-26 | 2016-05-09 | シチズンホールディングス株式会社 | 降圧充電システム及び電源 |
| WO2020110252A1 (ja) * | 2018-11-29 | 2020-06-04 | 三菱電機株式会社 | アクティブサーキュレータ |
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| JPS562017A (en) * | 1979-06-19 | 1981-01-10 | Toshiba Corp | Constant electric current circuit |
| JPS6324406A (ja) * | 1986-07-17 | 1988-02-01 | Seikosha Co Ltd | 定電流回路 |
| JPH01296491A (ja) * | 1988-05-25 | 1989-11-29 | Hitachi Ltd | 基準電圧発生回路 |
-
1988
- 1988-07-06 JP JP16984988A patent/JPH0218606A/ja active Pending
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