WO2020110252A1 - アクティブサーキュレータ - Google Patents

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grounded
gate
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萩原　達也
孝信 藤原
津留　正臣
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三菱電機株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers

Definitions

  • the present invention relates to an active circulator.
  • the input gate of the first source-grounded transistor is the first port, and the output drain terminal of the cascode amplifier and the input gate terminal of the source follower are connected. Is the second port, and the point where the output source terminal of the source follower and the output drain terminal of the second source-grounded transistor are connected is the third port.
  • the signal input from the first port is output to the second port, and the signal input from the second port is output from the third port. Since the signal input from the first port is combined with the signal passing through the cascode amplifier and the source follower and the signal passing through the first source-grounded transistor and the second source-grounded transistor in opposite phases, No output from the third port.
  • the present invention is intended to solve the above problems, and an object thereof is to obtain an active circulator in which deterioration of isolation characteristics between ports is suppressed.
  • An active circulator includes a first source-grounded transistor and a gate-grounded transistor, and a cascode amplifier configured by connecting a drain terminal of the first source-grounded transistor and a source terminal of the gate-grounded transistor.
  • a source follower which is a transistor connected to the drain terminal of the grounded-gate transistor and the gate terminal, and a gate terminal connected to the drain terminal of the first source-grounded transistor, and a drain terminal connected to the source terminal of the source follower.
  • the second source-grounded transistor and the first port which is a signal input/output terminal provided on the gate terminal of the first source-grounded transistor, the drain terminal of the gate-grounded transistor, and the gate terminal of the source follower are connected.
  • the second port which is the signal input/output terminal provided at the point, and the signal input/output terminal, which is provided at the point where the source follower source terminal and the second source grounded transistor drain terminal are connected
  • a certain third port a first bias transistor in which the first source grounded transistor and gate terminals are connected, a gate grounded transistor and gate terminals are connected, and a drain terminal of the first bias transistor
  • a bias current is output so that the mutual conductance between the second bias transistor to which the source terminal is connected and the first bias transistor is constant, and the first bias transistor, the second bias transistor, and A bias current source for supplying a bias current to the cascode amplifier is provided.
  • the gate terminal of the second source-grounded transistor is connected to the drain terminal of the first source-grounded transistor so that the bias current source keeps the transconductance of the first biasing transistor constant.
  • the bias current is output to supply the bias current to the first bias transistor, the second bias transistor, and the cascode amplifier.
  • FIG. 3 is a circuit diagram showing a configuration example of an active circulator according to the first embodiment.
  • FIG. 7 is a circuit diagram showing a configuration of a modification of the active circulator according to the first embodiment.
  • FIG. 6 is a circuit diagram showing a configuration example of an active circulator according to a second embodiment.
  • FIG. 1 is a circuit diagram showing a configuration example of the active circulator according to the first embodiment.
  • the active circulator shown in FIG. 1 includes a first source-grounded transistor 1, a gate-grounded transistor 2, a second source-grounded transistor 3, a source follower 4, a first biasing transistor 5, a second biasing transistor 6, and an input.
  • the output terminals 11 to 13, the power supply terminal 14, the DC cut capacitors 21 to 23, the bias resistor 24, the load resistor 25, and the bias current source 30 are provided.
  • the source terminal of the first source-grounded transistor 1 is grounded, the drain terminal is connected to both the source terminal of the gate-grounded transistor 2 and the gate terminal of the second source-grounded transistor 3, and the gate terminal is biased. It is connected to the gate terminal of the first biasing transistor 5 via the resistor 24.
  • the grounded-gate transistor 2 has a drain terminal connected to the gate terminal of the source follower 4 and a gate terminal connected to the gate terminal of the second biasing transistor 6. Further, the drain terminal of the grounded-gate transistor 2 is connected to the power supply terminal 14 via the load resistor 25.
  • a cascode amplifier 10 shown by a broken line in FIG. 1 is composed of a first source-grounded transistor 1 and a gate-grounded transistor 2. The drain terminal of the first source-grounded transistor 1 and the gate terminal of the second source-grounded transistor 3 are directly connected without a DC cut capacitor for removing a DC component.
  • the source terminal of the second source-grounded transistor 3 is grounded, the drain terminal is connected to the source terminal of the source follower 4, and the gate terminal is connected to the drain terminal of the first source-grounded transistor.
  • the source follower 4 is composed of a field effect transistor, the source terminal is connected to the drain terminal of the second source-grounded transistor 3, the drain terminal is connected to the power supply terminal 14, and the gate terminal is connected to the gate-grounded transistor 2. It is connected to the drain terminal.
  • the input/output terminal 11 is a first port connected to the gate terminal of the first source-grounded transistor 1 via the DC cut capacitor 21.
  • the input/output terminal 12 is a second port connected to a point where the drain terminal of the grounded-gate transistor 2 and the gate terminal of the source follower 4 are connected via the DC cut capacitor 22.
  • the input/output terminal 13 is a third port connected to the point where the source terminal of the source follower 4 and the drain terminal of the second source-grounded transistor 3 are connected via the DC cut capacitor 23.
  • the cascode amplifier 10 outputs the signal input to the first port from the second port.
  • the source follower 4 outputs the signal input to the second port from the third port.
  • the source terminal of the first biasing transistor 5 is grounded, the gate terminal is connected to the gate terminal of the first source-grounded transistor 1 via the bias resistor 24, and the drain terminal and the gate terminal are the second terminal. It is connected to the source terminal of the bias transistor 6.
  • the second bias transistor 6 has a source terminal connected to the drain terminal and the gate terminal of the first bias transistor 5, a gate terminal connected to the gate terminal of the grounded-gate transistor 2, and a drain terminal and a gate terminal. Are connected to the bias current source 30.
  • the first biasing transistor 5 and the second biasing transistor 6 form a cascode current mirror circuit for the cascode amplifier 10.
  • the bias current source 30 is connected to the power supply terminal 14 and outputs a bias current to the drain terminal and the gate terminal of the second bias transistor 6. As a result, the bias current output from the bias current source 30 is supplied to the first bias transistor 5, the second bias transistor 6 and the cascode amplifier 10. Further, the bias current source 30 outputs a bias current such that the mutual conductance (hereinafter, referred to as gm) of the first biasing transistor 5 is constant with respect to the temperature change or the manufacturing variation of the circulator.
  • gm the mutual conductance
  • the bias current output from the bias current source 30 is supplied to the cascode amplifier 10 forming a current mirror circuit for the first bias transistor 5 and the second bias transistor 6.
  • the current mirror ratio transistor size ratio
  • the gate-grounded transistor 2 and the second biasing transistor 5 are used. Since the current mirror ratio with the transistor 6 is 1:1, the reference current is equal to the drain current of the grounded-gate transistor 2.
  • the source potentials of the second biasing transistor 6 and the grounded-gate transistor 2 are also equalized, and the gate voltages and gm of the first biasing transistor 5 and the second source-grounded transistor 3 are equalized.
  • the transistor size ratio of the first source-grounded transistor 1 and the second source-grounded transistor 3 is 1:1, the gm of the first source-grounded transistor 1 and the second source-grounded transistor 3 are equal.
  • the bias current source 30 supplies a bias current so that the gm of the first biasing transistor 5 is constant with respect to temperature changes or manufacturing variations of the circulator.
  • the gm of the grounded transistor 3 becomes constant with respect to temperature changes or manufacturing variations of the circulator.
  • the active circulator sets the size ratio of the first biasing transistor 5, the first source-grounded transistor 1 and the second source-grounded transistor 3 to 1:1:1, and The size ratio of the bias transistor 6, the grounded-gate transistor 2, and the second grounded-source transistor 3 may be set to 1:1:1. Further, the size ratio of the first biasing transistor 5, the first source-grounded transistor 1 and the second source-grounded transistor 3 is set to 1:M:N, and the second biasing transistor 6 and the gate-grounded transistor 2 are connected. The size ratio with the second source-grounded transistor 3 may be 1:M:N. However, M and N are natural numbers of 2 or more.
  • the bias current output from the bias current source 30 is applied to the first source-grounded transistor 1 and the second source-grounded transistor 3 as a bias current according to the size ratio.
  • the amplitude of the signal combined with the output signal of the source follower 4 at the third port is adjusted, and higher isolation can be ensured.
  • FIG. 2 is a circuit diagram showing a configuration of a modified example of the active circulator according to the first embodiment.
  • the active circulator shown in FIG. 2 is obtained by replacing the bias current source 30 in the configuration shown in FIG. 1 with a bias current source 40 having a circuit configuration surrounded by a broken line.
  • the bias current source 40 includes biasing transistors 41 to 46, a current mirroring transistor 47, and a bias resistor 48, and outputs a bias current that makes the gm of the biasing transistor 46 constant with respect to temperature changes or manufacturing circulator variations. ..
  • the bias transistor 41 is a first transistor whose source terminal is grounded.
  • the bias transistor 42 is a second transistor whose gate terminal is connected to the gate terminal of the bias transistor 41 and whose source terminal is grounded via the bias resistor 48.
  • the bias transistor 43 is a third transistor whose source terminal is connected to both the gate terminal and the drain terminal of the bias transistor 41.
  • the bias transistor 44 is a fourth transistor whose gate terminal is connected to the gate terminal of the bias transistor 43 and whose source terminal is connected to the drain terminal of the bias transistor 42.
  • the bias transistor 45 is a fifth transistor having a source terminal connected to the power supply terminal 14 and a drain terminal connected to both the gate terminal and the drain terminal of the bias transistor 43.
  • the bias transistor 46 has a source terminal connected to the power supply terminal 14, a gate terminal connected to the gate terminal of the bias transistor 45, and a drain terminal and a gate terminal connected to the drain terminal of the bias transistor 44.
  • the sixth transistor has a source terminal connected to the power supply terminal 14, a gate terminal connected to the gate
  • the current mirror transistor 47 has a source terminal connected to the power supply terminal 14 and a gate terminal connected to both the drain terminal and the gate terminal of the bias transistor 46.
  • a bias current is supplied to the second bias transistor 6 via the drain terminal of the current mirror transistor 47.
  • N is an arbitrary natural number of 2 or more
  • the size ratio of the bias transistor 41 and the bias transistor 42 is 1:N
  • the size ratio of the bias transistor 43 and the bias transistor 44 is 1:1.
  • the size ratio of the bias transistor 45 and the bias transistor 46 is 1:1.
  • the bias current source 40 By having the bias current source 40 having the above configuration, the gm of the bias transistor 46 can be made constant with respect to temperature changes or manufacturing variations of the circulator. As a result, the bias current source 40 outputs a bias current that keeps the gm of the first biasing transistor 5 constant, and thus the same effect as that of the active circulator shown in FIG. 1 can be obtained.
  • the transistor included in the active circulator is a MOS transistor, but in the active circulator according to the first embodiment, the MOS transistor may be replaced with a bipolar transistor. That is, the transistors forming the active circulator shown in FIGS. 1 and 2 are replaced with MOS transistors from bipolar transistors, the gate terminal is replaced with the base terminal, the drain terminal is replaced with the collector terminal, and the source terminal is replaced with the emitter terminal. Even if the follower 4 is replaced with an emitter follower, the same effect as that of the active circulator shown in FIG. 1 can be obtained.
  • the gate terminal of the second source-grounded transistor 3 is connected to the drain terminal of the first source-grounded transistor 1, and the bias current source 30 (or 40) is , A bias current is output so that gm of the first bias transistor 5 becomes constant, and the bias current is supplied to the first bias transistor 5, the second bias transistor 6, and the cascode amplifier 10.
  • fluctuations in gm of the first source-grounded transistor 1 and the second source-grounded transistor 3 are dynamically compensated, and deterioration of isolation characteristics between ports due to temperature changes or manufacturing variations in circulators is suppressed.
  • An active circulator can be realized.
  • FIG. 3 is a circuit diagram showing the configuration of the active circulator according to the second embodiment.
  • the active circulator shown in FIG. 3 is a differential configuration of the active circulator shown in FIG. 1, and includes a first source-grounded transistor 1a, 1b, a gate-grounded transistor 2a, 2b, a second source-grounded transistor 3a, 3b, source followers 4a, 4b, first bias transistor 5, second bias transistor 6, input/output terminals 11a, 11b, 12a, 12b, 13a, 13b, power supply terminal 14, DC cut capacitors 21a, 21b, 22a, 22b, 23a, 23b, bias resistors 24a, 24b, load resistors 25a, 25b, common mode voltage detection circuit (hereinafter referred to as CM detection circuit) 50, comparator 51, reference voltage terminal 52 and bias current source 53.
  • CM detection circuit common mode voltage detection circuit
  • the source terminal of the first source-grounded transistor 1a is grounded, the drain terminal is connected to both the source terminal of the gate-grounded transistor 2a and the gate terminal of the second source-grounded transistor 3a, and via the bias resistor 24a.
  • the gate terminal is connected to the gate terminal of the first biasing transistor 5.
  • the grounded-gate transistor 2a has a drain terminal connected to the gate terminal of the source follower 4a, and a gate terminal connected to the gate terminal of the second biasing transistor 6. Further, the drain terminal of the grounded-gate transistor 2a is connected to the power supply terminal 14 via the load resistor 25a.
  • the first source-grounded transistor 1b has its source terminal grounded, its drain terminal connected to both the source terminal of the gate-grounded transistor 2b and the gate terminal of the second source-grounded transistor 3b, and the bias resistor 24b.
  • the gate terminal is connected to the gate terminal of the first biasing transistor 5 via.
  • the drain terminal of the grounded-gate transistor 2b is connected to the gate terminal of the source follower 4b, and the gate terminal is connected to the gate terminal of the second biasing transistor 6.
  • the drain terminal of the grounded-gate transistor 2b is connected to the power supply terminal 14 via the load resistor 25b.
  • the cascode amplifier included in the active circulator shown in FIG. 3 has two sets of the first source-grounded transistors 1a and 1b and the gate-grounded transistors 2a and 2b, and each of the combinations has the first combination.
  • the drain terminals of the source-grounded transistors 1a and 1b are connected to the source terminals of the gate-grounded transistors 2a and 2b.
  • the drain terminal of the first source-grounded transistor 1a and the gate terminal of the second source-grounded transistor 3a are directly connected to each other without a DC cut capacitance for removing a DC component.
  • the drain terminal of the source-grounded transistor 1b and the gate terminal of the second source-grounded transistor 3b are directly connected without interposing a DC cut capacitor for removing a DC component.
  • the source terminal of the second source-grounded transistor 3a is grounded, the drain terminal is connected to the source terminal of the source follower 4a, and the gate terminal is connected to the drain terminal of the first source-grounded transistor 1a.
  • the source terminal of the second source-grounded transistor 3b is grounded, the drain terminal is connected to the source terminal of the source follower 4b, and the gate terminal is connected to the drain terminal of the first source-grounded transistor 1b.
  • the source follower 4a has a source terminal connected to the drain terminal of the second source-grounded transistor 3a, a drain terminal connected to the power supply terminal 14, and a gate terminal connected to the drain terminal of the gate-grounded transistor 2a.
  • the source follower 4b has a source terminal connected to the drain terminal of the second source-grounded transistor 3b, a drain terminal connected to the power supply terminal 14, and a gate terminal connected to the drain terminal of the gate-grounded transistor 2b. Is.
  • the input/output terminal 11a is connected to the gate terminal of the first source-grounded transistor 1a via the DC cut capacitor 21a.
  • the input/output terminal 11b is connected to the gate terminal of the first source-grounded transistor 1b via the DC cut capacitor 21b.
  • the input/output terminal 11a and the input/output terminal 11b form a first port that is an input/output terminal for a differential signal.
  • the input/output terminal 12a is connected to the point where the drain terminal of the gate grounded transistor 2a and the gate terminal of the source follower 4a are connected via the DC cut capacitor 22a.
  • the input/output terminal 12b is connected to the point where the drain terminal of the gate grounded transistor 2b and the gate terminal of the source follower 4b are connected via the DC cut capacitor 22b.
  • the input/output terminal 12a and the input/output terminal 12b form a second port that is an input/output terminal for a differential signal.
  • the input/output terminal 13a is connected to the point where the source terminal of the source follower 4a and the drain terminal of the second source-grounded transistor 3a are connected via the DC cut capacitor 23a.
  • the input/output terminal 13b is connected to the point where the source terminal of the source follower 4b and the drain terminal of the second source grounded transistor 3b are connected via the DC cut capacitor 23b.
  • the input/output terminal 13a and the input/output terminal 13b form a third port which is an input/output terminal for a differential signal.
  • the cascode amplifier outputs the differential signal input to the first port from the second port.
  • the source follower 4a and the source follower 4b output the differential signal input to the second port from the third port.
  • the source terminal of the first biasing transistor 5 is grounded, and the gate terminals are connected to the gate terminal of the first source-grounded transistor 1a and the gate of the first source-grounded transistor 1b via the bias resistors 24a and 24b.
  • the drain terminal and the gate terminal are connected to the source terminal of the second biasing transistor 6, respectively.
  • the source terminal of the second bias transistor 6 is connected to both the drain terminal and the gate terminal of the first bias transistor 5, and the gate terminals thereof are the gate terminal of the gate grounded transistor 2a and the gate grounded transistor 2b.
  • the drain terminal and the gate terminal are connected to both the gate terminal and the bias current source 53.
  • the CM detection circuit 50 detects the common mode voltage of the differential signal at the input/output terminals 13a and 13b, which is the third port.
  • the comparator 51 compares the common mode voltage detected by the CM detection circuit 50 with the reference voltage applied to the reference voltage terminal 52.
  • the bias current source 53 is connected to the power supply terminal 14 and outputs a bias current according to the comparison result of the comparator 51 to the drain terminal and the gate terminal of the second biasing transistor 6. For example, the bias current source 53 adjusts and outputs the bias current value so that the common mode voltage detected by the CM detection circuit 50 and the reference voltage applied to the reference voltage terminal 52 become equal.
  • the common mode feedback suppresses fluctuations in the common mode voltage caused by transistor mismatch caused by manufacturing variations in the circulator, and compensates for deterioration of the isolation characteristics.
  • the transistor included in the active circulator is a MOS transistor, but in the active circulator according to the second embodiment, the MOS transistor may be replaced with a bipolar transistor. That is, the transistors composing the active circulator shown in FIG. 3 are replaced with MOS transistors from bipolar transistors, the gate terminal is replaced with the base terminal, the drain terminal is replaced with the collector terminal, and the source terminal is replaced with the emitter terminal. Even if replaced with the emitter follower, the same effect as that of the active circulator shown in FIG. 3 can be obtained.
  • the gate terminals of the second source-grounded transistors 3a and 3b are connected to the drain terminals of the first source-grounded transistors 1a and 1b, and the bias current source 53 is ,
  • the bias current is adjusted according to the comparison result of the common mode voltage of the differential signal at the input/output terminals 13a and 13b and the reference voltage applied to the reference voltage terminal 52, and the first bias transistor 5 and the second bias transistor 5 are provided.
  • the bias current is supplied to the bias transistor 6 and the cascode amplifier.
  • the active circulator according to the present invention suppresses deterioration of isolation characteristics between ports, it can be used for various communication devices.

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Abstract

バイアス電流源（３０）が、第二のソース接地トランジスタ（３）のゲート端子を、第一のソース接地トランジスタ（１）のドレイン端子に接続し、第一のバイアス用トランジスタ（５）の相互コンダクタンスが一定になるようにバイアス電流を出力して、カスコード増幅器（１０）とカスコードカレントミラー回路にバイアス電流を供給する。

Description

アクティブサーキュレータ
　本発明は、アクティブサーキュレータに関する。
　例えば、非特許文献１に記載される従来のアクティブサーキュレータは、第一のソース接地トランジスタの入力ゲートを第一のポートとし、カスコード増幅器の出力ドレイン端子とソースフォロワの入力ゲート端子が接続された点を第二のポートとし、ソースフォロワの出力ソース端子と第二のソース接地トランジスタの出力ドレイン端子が接続された点を第三のポートとしている。当該アクティブサーキュレータにおいて、第一のポートから入力された信号は、第二のポートに出力され、第二のポートから入力された信号は、第三のポートから出力される。第一のポートから入力された信号は、カスコード増幅器およびソースフォロワを通過する信号と、第一のソース接地トランジスタおよび第二のソース接地トランジスタを通過する信号とが逆位相で合成されるため、第三のポートからは出力されない。
Ｄｉｎｇ－Ｊｉｅ　Ｈｕａｎｇ　ｅｔ　ａｌ，　"Ａ　２４－ＧＨｚ　Ｌｏｗ　Ｐｏｗｅｒ　ａｎｄ　Ｈｉｇｈ　Ｉｓｏｌａｔｉｏｎ　Ａｃｔｉｖｅ　Ｑｕａｓｉ－Ｃｉｒｃｕｌａｔｏｒ"　ＩＥＥＥ／ＭＴＴ－Ｓ　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｍｉｃｒｏｗａｖｅ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ、　２０１２
　従来のアクティブサーキュレータは、温度変化またはサーキュレータの製造ばらつきによって第一のソース接地トランジスタと第二のソース接地トランジスタの相互コンダクタンスが変動すると、第一のポートから第三のポートに至る２つの経路の信号の振幅または位相が変化し、第三のポートで合成される信号は等振幅および逆位相の条件から外れる。このため、第一のポートから入力された信号が第三のポートからリークして、ポート間のアイソレーション特性が劣化するという課題があった。
　本発明は上記課題を解決するものであって、ポート間のアイソレーション特性の劣化が抑制されたアクティブサーキュレータを得ることを目的とする。
　本発明に係るアクティブサーキュレータは、第一のソース接地トランジスタとゲート接地トランジスタとを有し、第一のソース接地トランジスタのドレイン端子とゲート接地トランジスタのソース端子とが接続されて構成されたカスコード増幅器と、ゲート接地トランジスタのドレイン端子とゲート端子が接続されたトランジスタであるソースフォロワと、第一のソース接地トランジスタのドレイン端子にゲート端子が接続され、ソースフォロワのソース端子にドレイン端子が接続された第二のソース接地トランジスタと、第一のソース接地トランジスタのゲート端子に設けられた、信号の入出力端子である第一のポートと、ゲート接地トランジスタのドレイン端子とソースフォロワのゲート端子が接続された点に設けられた、信号の入出力端子である第二のポートと、ソースフォロワのソース端子と第二のソース接地トランジスタのドレイン端子が接続された点に設けられた、信号の入出力端子である第三のポートと、第一のソース接地トランジスタとゲート端子同士が接続された第一のバイアス用トランジスタと、ゲート接地トランジスタとゲート端子同士が接続され、第一のバイアス用トランジスタのドレイン端子とソース端子が接続された第二のバイアス用トランジスタと、第一のバイアス用トランジスタの相互コンダクタンスが一定になるようにバイアス電流を出力して、第一のバイアス用トランジスタ、第二のバイアス用トランジスタおよびカスコード増幅器にバイアス電流を供給するバイアス電流源を備える。
　本発明によれば、第二のソース接地トランジスタのゲート端子を、第一のソース接地トランジスタのドレイン端子に接続し、バイアス電流源が、第一のバイアス用トランジスタの相互コンダクタンスが一定になるようにバイアス電流を出力して、第一のバイアス用トランジスタ、第二のバイアス用トランジスタおよびカスコード増幅器に当該バイアス電流を供給する。これによって、第一のソース接地トランジスタと第二のソース接地トランジスタの相互コンダクタンスの変動が動的に補償されるので、温度変化またはサーキュレータの製造ばらつきによるポート間のアイソレーション特性の劣化が抑制されたアクティブサーキュレータを実現することができる。
実施の形態１に係るアクティブサーキュレータの構成例を示す回路図である。 実施の形態１に係るアクティブサーキュレータの変形例の構成を示す回路図である。 実施の形態２に係るアクティブサーキュレータの構成例を示す回路図である。
実施の形態１．
　図１は、実施の形態１に係るアクティブサーキュレータの構成例を示す回路図である。図１に示すアクティブサーキュレータは、第一のソース接地トランジスタ１、ゲート接地トランジスタ２、第二のソース接地トランジスタ３、ソースフォロワ４、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６、入出力端子１１～１３、電源端子１４、ＤＣカット容量２１～２３、バイアス抵抗２４、負荷抵抗２５およびバイアス電流源３０を備える。
　第一のソース接地トランジスタ１は、ソース端子が接地され、ドレイン端子が、ゲート接地トランジスタ２のソース端子と、第二のソース接地トランジスタ３のゲート端子との両方に接続され、ゲート端子が、バイアス抵抗２４を介して、第一のバイアス用トランジスタ５のゲート端子と接続されている。ゲート接地トランジスタ２は、ドレイン端子が、ソースフォロワ４のゲート端子に接続され、ゲート端子が、第二のバイアス用トランジスタ６のゲート端子と接続されている。また、ゲート接地トランジスタ２は、ドレイン端子が、負荷抵抗２５を介して電源端子１４と接続されている。図１に破線で示すカスコード増幅器１０は、第一のソース接地トランジスタ１とゲート接地トランジスタ２から構成される。なお、第一のソース接地トランジスタ１のドレイン端子と第二のソース接地トランジスタ３のゲート端子との間は、直流成分を除去するためのＤＣカット容量を介在させずに直結されている。
　第二のソース接地トランジスタ３は、ソース端子が接地され、ドレイン端子が、ソースフォロワ４のソース端子と接続され、ゲート端子が、第一のソース接地トランジスタのドレイン端子と接続されている。ソースフォロワ４は、電界効果トランジスタで構成され、ソース端子が、第二のソース接地トランジスタ３のドレイン端子に接続され、ドレイン端子が、電源端子１４に接続され、ゲート端子が、ゲート接地トランジスタ２のドレイン端子に接続されている。
　入出力端子１１は、ＤＣカット容量２１を介して、第一のソース接地トランジスタ１のゲート端子と接続された第一のポートである。入出力端子１２は、ＤＣカット容量２２を介して、ゲート接地トランジスタ２のドレイン端子とソースフォロワ４のゲート端子とが接続された点に接続された第二のポートである。入出力端子１３は、ＤＣカット容量２３を介して、ソースフォロワ４のソース端子と第二のソース接地トランジスタ３のドレイン端子とが接続された点に接続された第三のポートである。カスコード増幅器１０は、第一のポートに入力された信号を第二のポートから出力する。ソースフォロワ４は、第二のポートに入力された信号を第三のポートから出力する。
　第一のバイアス用トランジスタ５は、ソース端子が接地され、ゲート端子が、バイアス抵抗２４を介して、第一のソース接地トランジスタ１のゲート端子と接続され、ドレイン端子およびゲート端子が、第二のバイアス用トランジスタ６のソース端子と接続されている。第二のバイアス用トランジスタ６は、ソース端子が、第一のバイアス用トランジスタ５のドレイン端子およびゲート端子と接続され、ゲート端子が、ゲート接地トランジスタ２のゲート端子と接続され、ドレイン端子およびゲート端子が、バイアス電流源３０と接続されている。第一のバイアス用トランジスタ５と第二のバイアス用トランジスタ６は、カスコード増幅器１０に対するカスコードカレントミラー回路を構成する。
　バイアス電流源３０は、電源端子１４に接続され、第二のバイアス用トランジスタ６のドレイン端子およびゲート端子にバイアス電流を出力する。これにより、バイアス電流源３０から出力されたバイアス電流は、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６およびカスコード増幅器１０に供給される。また、バイアス電流源３０は、温度変化またはサーキュレータの製造ばらつきに対して第一のバイアス用トランジスタ５の相互コンダクタンス（以下、ｇｍと記載する）が一定となるようにバイアス電流を出力する。
　次に動作について説明する。
　第一のポート（入出力端子１１）から入力された信号は、ＤＣカット容量２１を介してカスコード増幅器１０に入力されると、ゲート接地トランジスタ２のドレイン端子から、ＤＣカット容量２２を介して第二のポート（入出力端子１２）に出力される。
　第二のポートに入力された信号は、ＤＣカット容量２２を介して、ソースフォロワ４のゲート端子に入力され、ソースフォロワ４のソース端子から、ＤＣカット容量２３を介して第三のポート（入出力端子１３）に出力される。
　なお、第一のポートから入力された信号が通過する経路として、カスコード増幅器１０から出力された後にソースフォロワ４を通過する経路と、第一のソース接地トランジスタ１のドレイン端子から第二のソース接地トランジスタ３を通過する経路とがあるが、これらの経路を通過する信号は逆位相で合成されるので、第三のポートからは出力されない。
　バイアス電流源３０から出力されたバイアス電流は、第一のバイアス用トランジスタ５および第二のバイアス用トランジスタ６に対するカレントミラー回路を構成するカスコード増幅器１０に供給される。図１に示すアクティブサーキュレータにおいて、第一のソース接地トランジスタ１と第一のバイアス用トランジスタ５とのカレントミラー比（トランジスタサイズ比）が１：１であり、ゲート接地トランジスタ２と第二のバイアス用トランジスタ６とのカレントミラー比が１：１であるので、基準電流とゲート接地トランジスタ２のドレイン電流とが等しい。このとき、第二のバイアス用トランジスタ６とゲート接地トランジスタ２のソース電位も等しくなって、第一のバイアス用トランジスタ５および第二のソース接地トランジスタ３の互いのゲート電圧およびｇｍが等しくなる。さらに、第一のソース接地トランジスタ１と第二のソース接地トランジスタ３のトランジスタサイズ比が１：１であるため、第一のソース接地トランジスタ１と第二のソース接地トランジスタ３のｇｍが等しい。
　バイアス電流源３０は、温度変化またはサーキュレータの製造ばらつきに対して第一のバイアス用トランジスタ５のｇｍが一定になるようにバイアス電流を供給するので、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３のｇｍが温度変化またはサーキュレータの製造ばらつきに対して一定になる。これにより、温度変化またはサーキュレータの製造ばらつきがあっても、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３を通過する信号の振幅と位相の変動が小さくなり、第一のポートと第三のポートとの間のアイソレーション特性の劣化が抑制される。また、第一のソース接地トランジスタ１のドレイン端子と第二のソース接地トランジスタ３のゲート端子との間にＤＣカット容量を接続する必要がないため、ＤＣカット容量のばらつきによるアイソレーション特性の劣化も発生しない。
　また、実施の形態１に係るアクティブサーキュレータは、第一のバイアス用トランジスタ５と第一のソース接地トランジスタ１と第二のソース接地トランジスタ３とのサイズ比を１：１：１とし、第二のバイアス用トランジスタ６とゲート接地トランジスタ２と第二のソース接地トランジスタ３とのサイズ比を１：１：１としてもよい。また、第一のバイアス用トランジスタ５と第一のソース接地トランジスタ１と第二のソース接地トランジスタ３とのサイズ比を１：Ｍ：Ｎとし、第二のバイアス用トランジスタ６とゲート接地トランジスタ２と第二のソース接地トランジスタ３とのサイズ比を１：Ｍ：Ｎとしてもよい。ただし、ＭおよびＮは２以上の自然数である。このように構成することで、バイアス電流源３０から出力されたバイアス電流が、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３に対してサイズ比に応じたバイアス電流として印加される。第二のソース接地トランジスタ３のサイズを変更することで、第三のポートにおいてソースフォロワ４の出力信号と合成される信号の振幅が調整され、より高いアイソレーションを確保することができる。
　図２は、実施の形態１に係るアクティブサーキュレータの変形例の構成を示す回路図である。図２に示すアクティブサーキュレータは、図１に示した構成のうち、バイアス電流源３０を、破線で囲んだ回路構成を有したバイアス電流源４０に置き換えたものである。バイアス電流源４０は、バイアス用トランジスタ４１～４６、カレントミラー用トランジスタ４７およびバイアス抵抗４８を備え、温度変化またはサーキュレータの製造ばらつきに対してバイアス用トランジスタ４６のｇｍが一定になるバイアス電流を出力する。
　バイアス用トランジスタ４１は、ソース端子が接地された第一のトランジスタである。バイアス用トランジスタ４２は、ゲート端子が、バイアス用トランジスタ４１のゲート端子と接続され、ソース端子が、バイアス抵抗４８を介して接地された第二のトランジスタである。バイアス用トランジスタ４３は、ソース端子が、バイアス用トランジスタ４１のゲート端子とドレイン端子の両方と接続された第三のトランジスタである。バイアス用トランジスタ４４は、ゲート端子が、バイアス用トランジスタ４３のゲート端子と接続され、ソース端子が、バイアス用トランジスタ４２のドレイン端子と接続された第四のトランジスタである。バイアス用トランジスタ４５は、ソース端子が、電源端子１４と接続され、ドレイン端子が、バイアス用トランジスタ４３のゲート端子とドレイン端子との両方と接続された第五のトランジスタである。バイアス用トランジスタ４６は、ソース端子が、電源端子１４と接続され、ゲート端子が、バイアス用トランジスタ４５のゲート端子と接続され、ドレイン端子およびゲート端子が、バイアス用トランジスタ４４のドレイン端子と接続された第六のトランジスタである。
　カレントミラー用トランジスタ４７は、ソース端子が、電源端子１４と接続され、ゲート端子が、バイアス用トランジスタ４６のドレイン端子とゲート端子との両方と接続されている。カレントミラー用トランジスタ４７のドレイン端子を介して、バイアス電流が、第二のバイアス用トランジスタ６に供給される。Ｎを２以上の任意の自然数とした場合、バイアス用トランジスタ４１とバイアス用トランジスタ４２のサイズ比は１：Ｎであり、バイアス用トランジスタ４３とバイアス用トランジスタ４４のサイズ比は１：１であり、バイアス用トランジスタ４５とバイアス用トランジスタ４６のサイズ比は１：１である。
　上記構成のバイアス電流源４０を有することで、温度変化またはサーキュレータの製造ばらつきに対してバイアス用トランジスタ４６のｇｍを一定にすることができる。これにより、バイアス電流源４０からは、第一のバイアス用トランジスタ５のｇｍが一定になるバイアス電流を出力されるので、図１に示したアクティブサーキュレータと同様の効果が得られる。
　なお、これまでの説明では、アクティブサーキュレータが備えるトランジスタがＭＯＳトランジスタである場合を示したが、実施の形態１に係るアクティブサーキュレータは、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。
　すなわち、図１および図２に示したアクティブサーキュレータを構成するトランジスタを、ＭＯＳトランジスタからバイポーラトランジスタに置き換え、ゲート端子をベース端子に、ドレイン端子をコレクタ端子に、ソース端子をエミッタ端子にそれぞれ置き換え、ソースフォロワ４をエミッタフォロワに置き換えても、図１に示したアクティブサーキュレータと同様の効果が得られる。
　以上のように、実施の形態１に係るアクティブサーキュレータにおいて、第二のソース接地トランジスタ３のゲート端子を、第一のソース接地トランジスタ１のドレイン端子に接続し、バイアス電流源３０（または４０）が、第一のバイアス用トランジスタ５のｇｍが一定になるようにバイアス電流を出力して、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６およびカスコード増幅器１０に当該バイアス電流を供給する。これによって、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３のｇｍの変動が動的に補償されて、温度変化またはサーキュレータの製造ばらつきによるポート間のアイソレーション特性の劣化が抑制されたアクティブサーキュレータを実現することができる。
実施の形態２．
　図３は、実施の形態２に係るアクティブサーキュレータの構成を示す回路図である。図３に示すアクティブサーキュレータは、図１に示したアクティブサーキュレータを差動構成としたものであり、第一のソース接地トランジスタ１ａ，１ｂ、ゲート接地トランジスタ２ａ，２ｂ、第二のソース接地トランジスタ３ａ，３ｂ、ソースフォロワ４ａ，４ｂ、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６、入出力端子１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ、電源端子１４、ＤＣカット容量２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ、バイアス抵抗２４ａ，２４ｂ、負荷抵抗２５ａ，２５ｂ、コモンモード電圧検出回路（以下、ＣＭ検出回路と記載する）５０、コンパレータ５１、参照電圧端子５２およびバイアス電流源５３を備える。
　第一のソース接地トランジスタ１ａは、ソース端子が接地され、ドレイン端子が、ゲート接地トランジスタ２ａのソース端子と第二のソース接地トランジスタ３ａのゲート端子との両方と接続され、バイアス抵抗２４ａを介して、ゲート端子が、第一のバイアス用トランジスタ５のゲート端子と接続されている。ゲート接地トランジスタ２ａは、ドレイン端子が、ソースフォロワ４ａのゲート端子に接続され、ゲート端子が、第二のバイアス用トランジスタ６のゲート端子と接続されている。また、ゲート接地トランジスタ２ａは、ドレイン端子が、負荷抵抗２５ａを介して電源端子１４と接続されている。
　同様に、第一のソース接地トランジスタ１ｂは、ソース端子が接地され、ドレイン端子が、ゲート接地トランジスタ２ｂのソース端子と第二のソース接地トランジスタ３ｂのゲート端子との両方と接続され、バイアス抵抗２４ｂを介して、ゲート端子が、第一のバイアス用トランジスタ５のゲート端子と接続されている。ゲート接地トランジスタ２ｂは、ドレイン端子が、ソースフォロワ４ｂのゲート端子に接続され、ゲート端子が、第二のバイアス用トランジスタ６のゲート端子と接続されている。また、ゲート接地トランジスタ２ｂは、ドレイン端子が、負荷抵抗２５ｂを介して電源端子１４と接続されている。
　図３に示すアクティブサーキュレータが備えるカスコード増幅器は、前述したように、第一のソース接地トランジスタ１ａ，１ｂとゲート接地トランジスタ２ａ，２ｂとの組み合わせを二組有し、組み合わせのそれぞれで、第一のソース接地トランジスタ１ａ，１ｂのドレイン端子とゲート接地トランジスタ２ａ，２ｂのソース端子とが接続されて構成されている。なお、第一のソース接地トランジスタ１ａのドレイン端子と第二のソース接地トランジスタ３ａのゲート端子との間は、直流成分を除去するためのＤＣカット容量を介在させずに直結されており、第一のソース接地トランジスタ１ｂのドレイン端子と第二のソース接地トランジスタ３ｂのゲート端子との間は、直流成分を除去するためのＤＣカット容量を介在させずに直結されている。
　第二のソース接地トランジスタ３ａは、ソース端子が接地され、ドレイン端子が、ソースフォロワ４ａのソース端子と接続され、ゲート端子が、第一のソース接地トランジスタ１ａのドレイン端子と接続されている。第二のソース接地トランジスタ３ｂは、ソース端子が接地され、ドレイン端子が、ソースフォロワ４ｂのソース端子と接続され、ゲート端子が、第一のソース接地トランジスタ１ｂのドレイン端子と接続されている。
　ソースフォロワ４ａは、ソース端子が、第二のソース接地トランジスタ３ａのドレイン端子と接続され、ドレイン端子が、電源端子１４と接続され、ゲート端子が、ゲート接地トランジスタ２ａのドレイン端子と接続されたトランジスタである。ソースフォロワ４ｂは、ソース端子が、第二のソース接地トランジスタ３ｂのドレイン端子と接続され、ドレイン端子が、電源端子１４に接続され、ゲート端子が、ゲート接地トランジスタ２ｂのドレイン端子と接続されたトランジスタである。
　入出力端子１１ａは、ＤＣカット容量２１ａを介して、第一のソース接地トランジスタ１ａのゲート端子と接続される。入出力端子１１ｂは、ＤＣカット容量２１ｂを介して、第一のソース接地トランジスタ１ｂのゲート端子と接続される。入出力端子１１ａおよび入出力端子１１ｂが、差動信号の入出力端子である第一のポートを構成する。
　入出力端子１２ａは、ＤＣカット容量２２ａを介して、ゲート接地トランジスタ２ａのドレイン端子とソースフォロワ４ａのゲート端子とが接続された点に接続される。入出力端子１２ｂは、ＤＣカット容量２２ｂを介して、ゲート接地トランジスタ２ｂのドレイン端子とソースフォロワ４ｂのゲート端子とが接続された点に接続される。入出力端子１２ａおよび入出力端子１２ｂが、差動信号の入出力端子である第二のポートを構成する。
　入出力端子１３ａは、ＤＣカット容量２３ａを介して、ソースフォロワ４ａのソース端子と第二のソース接地トランジスタ３ａのドレイン端子とが接続された点に接続される。入出力端子１３ｂは、ＤＣカット容量２３ｂを介して、ソースフォロワ４ｂのソース端子と第二のソース接地トランジスタ３ｂのドレイン端子とが接続された点に接続される。入出力端子１３ａおよび入出力端子１３ｂが、差動信号の入出力端子である第三のポートを構成する。カスコード増幅器は、第一のポートに入力された差動信号を第二のポートから出力する。ソースフォロワ４ａおよびソースフォロワ４ｂは、第二のポートに入力された差動信号を第三のポートから出力する。
　第一のバイアス用トランジスタ５は、ソース端子が接地され、バイアス抵抗２４ａとバイアス抵抗２４ｂを介して、ゲート端子が、第一のソース接地トランジスタ１ａのゲート端子と第一のソース接地トランジスタ１ｂのゲート端子との両方と接続されており、ドレイン端子およびゲート端子が、第二のバイアス用トランジスタ６のソース端子と接続されている。第二のバイアス用トランジスタ６は、ソース端子が、第一のバイアス用トランジスタ５のドレイン端子とゲート端子との両方と接続され、ゲート端子が、ゲート接地トランジスタ２ａのゲート端子とゲート接地トランジスタ２ｂのゲート端子との両方と接続され、ドレイン端子およびゲート端子が、バイアス電流源５３に接続されている。
　ＣＭ検出回路５０は、第三のポートである入出力端子１３ａ，１３ｂにおける差動信号のコモンモード電圧を検出する。コンパレータ５１は、ＣＭ検出回路５０によって検出されたコモンモード電圧と参照電圧端子５２に印加された参照電圧とを大小比較する。
　バイアス電流源５３は、電源端子１４に接続され、コンパレータ５１による比較結果に応じたバイアス電流を第二のバイアス用トランジスタ６のドレイン端子およびゲート端子に出力する。例えば、バイアス電流源５３は、ＣＭ検出回路５０によって検出されたコモンモード電圧と参照電圧端子５２に印加された参照電圧とが等しくなるように、バイアス電流値を調整して出力する。コモンモードフィードバックによって、サーキュレータの製造ばらつきで発生するトランジスタのミスマッチなどに起因したコモンモード電圧の変動が抑制され、アイソレーション特性の劣化が補償される。
　なお、これまでの説明では、アクティブサーキュレータが備えるトランジスタがＭＯＳトランジスタである場合を示したが、実施の形態２に係るアクティブサーキュレータは、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。
　すなわち、図３に示したアクティブサーキュレータを構成するトランジスタを、ＭＯＳトランジスタからバイポーラトランジスタに置き換え、ゲート端子をベース端子に、ドレイン端子をコレクタ端子に、ソース端子をエミッタ端子にそれぞれ置き換え、ソースフォロワ４をエミッタフォロワに置き換えても、図３に示したアクティブサーキュレータと同様の効果が得られる。
　以上のように、実施の形態２に係るアクティブサーキュレータにおいて、第二のソース接地トランジスタ３ａ，３ｂのゲート端子を、第一のソース接地トランジスタ１ａ，１ｂのドレイン端子に接続し、バイアス電流源５３が、入出力端子１３ａ，１３ｂにおける差動信号のコモンモード電圧と参照電圧端子５２に印加された参照電圧との比較結果に応じてバイアス電流を調整して、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６およびカスコード増幅器に当該バイアス電流を供給する。これにより、コモンモード電圧の変動が抑制され、アイソレーション特性の劣化が補償されたアクティブサーキュレータを実現することができる。
　なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態のそれぞれの自由な組み合わせまたは実施の形態のそれぞれの任意の構成要素の変形もしくは実施の形態のそれぞれにおいて任意の構成要素の省略が可能である。
　本発明に係るアクティブサーキュレータは、ポート間のアイソレーション特性の劣化が抑制されるので、各種の通信装置に利用可能である。
　１，１ａ，１ｂ　第一のソース接地トランジスタ、２，２ａ，２ｂ　ゲート接地トランジスタ、３，３ａ，３ｂ　第二のソース接地トランジスタ、４，４ａ，４ｂ　ソースフォロワ、５　第一のバイアス用トランジスタ、６　第二のバイアス用トランジスタ、１０　カスコード増幅器、１１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ，１３，１３ａ，１３ｂ　入出力端子、１４　電源端子、２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ，２３，２３ａ，２３ｂ　ＤＣカット容量、２４，２４ａ，２４ｂ　バイアス抵抗、２５，２５ａ，２５ｂ　負荷抵抗、３０，４０　バイアス電流源、４１～４６　バイアス用トランジスタ、４７　カレントミラー用トランジスタ、４８　バイアス抵抗、５０　ＣＭ検出回路、５１　コンパレータ、５２　参照電圧端子、５３　バイアス電流源。

Claims (6)

  1. 　第一のソース接地トランジスタとゲート接地トランジスタとを有し、前記第一のソース接地トランジスタのドレイン端子と前記ゲート接地トランジスタのソース端子とが接続されて構成されたカスコード増幅器と、
    　前記ゲート接地トランジスタのドレイン端子とゲート端子が接続されたトランジスタであるソースフォロワと、
    　前記第一のソース接地トランジスタのドレイン端子にゲート端子が接続され、前記ソースフォロワのソース端子にドレイン端子が接続された第二のソース接地トランジスタと、
    　前記第一のソース接地トランジスタのゲート端子に設けられた信号の入出力端子である第一のポートと、
    　前記ゲート接地トランジスタのドレイン端子と前記ソースフォロワのゲート端子が接続された点に設けられた信号の入出力端子である第二のポートと、
    　前記ソースフォロワのソース端子と前記第二のソース接地トランジスタのドレイン端子が接続された点に設けられた信号の入出力端子である第三のポートと、
    　前記第一のソース接地トランジスタとゲート端子同士が接続された第一のバイアス用トランジスタと、
    　前記ゲート接地トランジスタとゲート端子同士が接続され、前記第一のバイアス用トランジスタのドレイン端子とソース端子が接続された第二のバイアス用トランジスタと、
    　前記第一のバイアス用トランジスタの相互コンダクタンスが一定になるようにバイアス電流を出力して、前記第一のバイアス用トランジスタ、前記第二のバイアス用トランジスタおよび前記カスコード増幅器に前記バイアス電流を供給するバイアス電流源と、
    　を備えたことを特徴とするアクティブサーキュレータ。
  2. 　前記第一のバイアス用トランジスタと前記第一のソース接地トランジスタと前記第二のソース接地トランジスタとのサイズ比、および前記第二のバイアス用トランジスタと前記ゲート接地トランジスタと前記第二のソース接地トランジスタとのサイズ比を、それぞれ１：１：１としたこと
    　を特徴とする請求項１記載のアクティブサーキュレータ。
  3. 　ＭおよびＮを２以上の任意の自然数とした場合に、前記第一のバイアス用トランジスタと前記第一のソース接地トランジスタと前記第二のソース接地トランジスタとのサイズ比、および前記第二のバイアス用トランジスタと前記ゲート接地トランジスタと前記第二のソース接地トランジスタとのサイズ比を、それぞれ１：Ｍ：Ｎとしたこと
    　を特徴とする請求項１記載のアクティブサーキュレータ。
  4. 　前記バイアス電流源は、
    　ソース端子が接地された第一のトランジスタと、
    　前記第一のトランジスタとゲート端子同士が接続され、ソース端子がバイアス抵抗を介して接地された第二のトランジスタと、
    　前記第一のトランジスタのゲート端子およびドレイン端子とソース端子が接続された第三のトランジスタと、
    　前記第三のトランジスタとゲート端子同士が接続され、前記第二のトランジスタのドレイン端子とソース端子が接続された第四のトランジスタと、
    　電源端子とソース端子が接続され、前記第四のトランジスタのゲート端子およびドレイン端子とドレイン端子が接続された第五のトランジスタと、
    　前記電源端子とソース端子が接続され、前記第五のトランジスタとゲート端子同士が接続され、前記第四のトランジスタのドレイン端子とドレイン端子およびゲート端子が接続された第六のトランジスタと、
    　前記電源端子とソース端子が接続され、前記第六のトランジスタのドレイン端子およびゲート端子とゲート端子が接続され、ドレイン端子を介して前記第二のバイアス用トランジスタに前記バイアス電流を供給するカレントミラー用トランジスタとを有し、
    　Ｎを２以上の任意の自然数とした場合に、前記第一のトランジスタと前記第二のトランジスタとのサイズ比が１：Ｎであり、前記第三のトランジスタと前記第四のトランジスタとのサイズ比が１：１であり、前記第五のトランジスタと前記第六のトランジスタとのサイズ比を１：１であること
    　を特徴とする請求項１記載のアクティブサーキュレータ。
  5. 　第一のソース接地トランジスタとゲート接地トランジスタとの組み合わせを二組有し、前記組み合わせのそれぞれで、前記第一のソース接地トランジスタのドレイン端子と前記ゲート接地トランジスタのソース端子とが接続されて構成されたカスコード増幅器と、
    　前記組み合わせの前記ゲート接地トランジスタの各ドレイン端子とゲート端子が接続された二つのトランジスタで構成されたソースフォロワと、
    　前記組み合わせの前記第一のソース接地トランジスタの各ドレイン端子にゲート端子が接続され、前記ソースフォロワの各ソース端子にドレイン端子が接続された二つの第二のソース接地トランジスタと、
    　前記組み合わせの前記第一のソース接地トランジスタのゲート端子に設けられた差動信号の入出力端子である第一のポートと、
    　前記組み合わせの前記ゲート接地トランジスタの各ドレイン端子と前記ソースフォロワの各ゲート端子とが接続された点に設けられた差動信号の入出力端子である第二のポートと、
    　前記ソースフォロワの各ソース端子と二つの前記第二のソース接地トランジスタの各ドレイン端子とが接続された点に設けられた差動信号の入出力端子である第三のポートと、
    　前記組み合わせの各々の前記第一のソース接地トランジスタとゲート端子同士が接続された第一のバイアス用トランジスタと、
    　前記組み合わせの各々の前記ゲート接地トランジスタとゲート端子同士が接続され、前記第一のバイアス用トランジスタのドレイン端子とソース端子が接続された第二のバイアス用トランジスタと、
    　前記第三のポートにおける差動信号のコモンモード電圧を検出するコモンモード電圧検出回路と、
    　前記コモンモード電圧検出回路によって検出されたコモンモード電圧が一定になるようにバイアス電流を出力して、前記第一のバイアス用トランジスタ、前記第二のバイアス用トランジスタおよび前記カスコード増幅器に前記バイアス電流を供給するバイアス電流源と、
    　を備えたことを特徴とするアクティブサーキュレータ。
  6. 　トランジスタを、バイポーラトランジスタに置き換え、
    　ゲート端子をベース端子に、ドレイン端子をコレクタ端子に、ソース端子をエミッタ端子にそれぞれ置き換えたこと
    　を特徴とする請求項１から請求項５のいずれか１項記載のアクティブサーキュレータ。
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