JP6771695B2 - ポリフェーズフィルタ - Google Patents

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Description

本発明は、ＲＣ型のポリフェーズフィルタに関するものである。
ポリフェーズフィルタとして、ＲＣ型ポリフェーズフィルタがある。従来のＲＣ型ポリフェーズフィルタは、抵抗ＲとキャパシタＣが交互に直列に接続され、四つの抵抗と四つのキャパシタとでリング状に回路を構成し、第１及び第２の入力端子と第１〜第４の出力端子を備えていた（例えば、特許文献１参照）。このようなポリフェーズフィルタは、第１の入力端子と第２の入力端子から差動入力された所定の周波数は、第１から第４の出力端子から直交差動の所定の周波数が出力される。
特表２０１３−５０９０９６号公報
従来のＲＣ型ポリフェーズフィルタは、例えば、ポリシリコン抵抗とＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）容量で構成される。このとき要求される抵抗値と容量値は、入力端子や出力端子のインピーダンスに等しい。そのため、容量に対するインピーダンスは１／ωＣであることから、高周波化につれて容量値を小さくする必要がある。しかしながら、プロセスのデザインルールによるＭＩＭ容量の最小サイズなどが影響して、従来のポリフェーズフィルタでは、小型化が困難、つまり高周波数化が困難となる問題があった。
この発明は上記のような課題を解決するためになされたもので、小型化と高周波化を図ることのできるポリフェーズフィルタを提供することを目的とする。
この発明に係るポリフェーズフィルタは、第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタとを備え、第１のトランジスタの第１の端子に第１の出力端子を接続し、第２のトランジスタの第１の端子に第２の出力端子を接続し、第３のトランジスタの第１の端子に第３の出力端子を接続し、第４のトランジスタの第１の端子に第４の出力端子を接続し、第１のトランジスタの第２の端子と第４のトランジスタの制御端子とを接続すると共に接続点に第１の入力端子を接続し、第３のトランジスタの第２の端子と第２のトランジスタの制御端子とを接続すると共に接続点に第２の入力端子を接続し、第２のトランジスタの第２の端子と第１のトランジスタの制御端子とを接続し、第４のトランジスタの第２の端子と第３のトランジスタの制御端子とを接続したものである。
この発明のポリフェーズフィルタは、第１のトランジスタの第２の端子と第４のトランジスタの制御端子の接続点に第１の入力端子を接続し、第３のトランジスタの第２の端子と第２のトランジスタの制御端子の接続点に第２の入力端子を接続する。第１のトランジスタ〜第４のトランジスタのそれぞれの第１の端子に第１の出力端子〜第４の出力端子を接続し、第１のトランジスタの制御端子と第２のトランジスタの第２の端子を接続し、第３のトランジスタの制御端子と第４のトランジスタの第２の端子を接続するようにしたものである。これにより小型化と高周波化を図ることができる。
この発明の実施の形態１によるポリフェーズフィルタを示す構成図である。 この発明の実施の形態１によるポリフェーズフィルタの第１のトランジスタの等価回路図である。 この発明の実施の形態１によるポリフェーズフィルタの等価回路図である。 この発明の実施の形態１によるポリフェーズフィルタの他の例を示す構成図である。 この発明の実施の形態１によるポリフェーズフィルタの他の例の等価回路図である。
以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
図１は、本実施の形態によるポリフェーズフィルタを示す構成図である。
図１に示すポリフェーズフィルタは、第１のトランジスタ１、第２のトランジスタ２、第３のトランジスタ３、第４のトランジスタ４を備える。第１のトランジスタ１のドレイン端子と第４のトランジスタ４のゲート端子との接続点１０１に第１の入力端子１１が接続されている。第３のトランジスタ３のドレイン端子と第２のトランジスタ２のゲート端子との接続点１０３に第２の入力端子１２が接続されている。第１のトランジスタ１のソース端子に第１の出力端子２１が接続され、第２のトランジスタ２のソース端子に第２の出力端子２２が接続され、第３のトランジスタ３のソース端子に第３の出力端子２３が接続され、第４のトランジスタ４のソース端子に第４の出力端子２４が接続されている。
第１のトランジスタ１のゲート端子と第２のトランジスタ２のドレイン端子が接続点１０２で接続され、第３のトランジスタ３のゲート端子と第４のトランジスタ４のドレイン端子が接続点１０４で接続されている。なお、第１のトランジスタ１〜第４のトランジスタ４において、それぞれソース端子が第１の端子、ドレイン端子が第２の端子、ゲート端子が制御端子に相当する。
次に、実施の形態１のポリフェーズフィルタの動作について説明する。
第１の入力端子１１から入力された電波は接続点１０１に入力され、第１の入力端子１１から入力された電波と差動関係にある第２の入力端子１２から入力された電波は接続点１０３に入力される。図中、Ｉｉ１は第１の入力端子１１の入力電流、Ｉｉ３は第２の入力端子１２の入力電流、Ｖｉ１は第１の入力端子１１の入力電圧、Ｖｉ３は第２の入力端子１２の入力電圧を示す。
第１の出力端子２１は、第１のトランジスタ１のゲート・ソース間を介して第２の出力端子２２と、第２の出力端子２２は第２のトランジスタ２のゲート・ソース間を介して第３の出力端子２３と、第３の出力端子２３は第３のトランジスタ３のゲート・ソース間を介して第４の出力端子２４と、第４の出力端子２４は第４のトランジスタ４のゲート・ソース間を介して第１の出力端子２１と接続されている。図中、ＩＲ１は第１のトランジスタ１のドレイン・ソース間電流、Ｉｏ１は第１の出力端子２１からの出力電流を示す。同様に、ＩＲ２は第２のトランジスタ２のドレイン・ソース間電流、Ｉｏ２は第２の出力端子２２からの出力電流、ＩＲ３は第３のトランジスタ３のドレイン・ソース間電流、Ｉｏ３は第３の出力端子２３からの出力電流、ＩＲ４は第４のトランジスタ４のドレイン・ソース間電流、Ｉｏ４は第４の出力端子２４からの出力電流を示している。また、Ｉｇｓ１〜Ｉｇｓ４は、それぞれ第１のトランジスタ１〜第４のトランジスタ４のゲート・ソース間電流を示す。
図２は、第１のトランジスタ１の等価回路を示している。図示のように、ドレイン・ソース間は抵抗Ｒｄｓ１、ゲート・ソース間は容量Ｃｇｓ１となる。トランジスタにはバイアスを印加しておらずドレイン・ソース間の相互コンダクタンスＧｍＶｇｓ１は開放とみなしてよい。従って、図１に示すポリフェーズフィルタは、等価的にＲＣ型ポリフェーズフィルタとみなせる（図３の等価回路参照）。そのため、各出力端子２１、２２、２３、２４の出力（Ｖｏ１〜Ｖｏ４）は９０度ずつ位相が異なる。第１のトランジスタ１〜第４のトランジスタ４のドレイン・ソース間抵抗Ｒｇｓ１〜Ｒｇｓ４は移相量に寄与しない。従って、直交差動（例えば、０°、−９０°、−１８０°、−２７０°）の出力が得られる。
以上から、トランジスタを用いたポリフェーズフィルタが構成でき、ＭＩＭキャパシタではμｍオーダ以上でしか製作が可能でないのに対し、トランジスタのサイズはｎｍオーダで製作可能であることから、小型化と高周波化の効果を奏する。
また、インピーダンス整合のために、各トランジスタのゲート・ソース間容量によるインピーダンスの絶対値が第１の入力端子１１と第２の入力端子１２間のインピーダンスまたは第１の出力端子２１〜第４の出力端子２４のインピーダンスと等しくなるようにトランジスタサイズを設定し、トランジスタのドレイン・ソース間の抵抗成分をトランジスタに印加するバイアス電圧で制御しても良い。さらに、トランジスタのドレイン・ソース間に別途抵抗を並列に接続してもよい。
また、図４に示すように、第１のトランジスタ１〜第４のトランジスタ４のドレイン端子側に第１の出力端子２１〜第４の出力端子２４を接続し、ソース端子側に第１の入力端子１１、第２の入力端子１２を接続した場合も、同様の効果を得ることができる。図中、接続点２０１は、第１のトランジスタ１のドレイン端子と第４のトランジスタ４のゲート端子との接続点、接続点２０２は、第１のトランジスタ１のゲート端子と第２のトランジスタ２のドレイン端子との接続点、接続点２０３は、第３のトランジスタ３のドレイン端子と第２のトランジスタ２のゲート端子との接続点、接続点２０４は、第３のトランジスタ３のゲート端子と第４のトランジスタ４のドレイン端子の接続点である。図５は図４の回路の等価回路を示す。図示のように、等価的にＲＣ型ポリフェーズフィルタとみなすことができる。
また、第１のトランジスタ１〜第４のトランジスタ４のドレイン・ソース間抵抗には並列に他の抵抗を装荷しても良く、ゲート・ソース間容量には並列に他の容量を装荷しても良い。
さらに、本実施の形態ではトランジスタの増幅作用を利用しているわけではないため、トランジスタには直流電圧を印加する必要はない。ただし、トランジスタに直流電圧を印加して、相互コンダクタンスやゲート・ソース間容量などを制御しても良い。
また、本実施の形態では、トランジスタとして電界効果トランジスタの例を説明したが、バイポーラトランジスタでも同様に適用可能である。この場合は、第１の端子がエミッタ端子、第２の端子がコレクタ端子、制御端子がベース端子となる。
以上説明したように、実施の形態１のポリフェーズフィルタによれば、第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタとを備え、第１のトランジスタの第１の端子に第１の出力端子を接続し、第２のトランジスタの第１の端子に第２の出力端子を接続し、第３のトランジスタの第１の端子に第３の出力端子を接続し、第４のトランジスタの第１の端子に第４の出力端子を接続し、第１のトランジスタの第２の端子と第４のトランジスタの制御端子とを接続すると共に接続点に第１の入力端子を接続し、第３のトランジスタの第２の端子と第２のトランジスタの制御端子とを接続すると共に接続点に第２の入力端子を接続し、第２のトランジスタの第２の端子と第１のトランジスタの制御端子とを接続し、第４のトランジスタの第２の端子と第３のトランジスタの制御端子とを接続したので、小型化と高周波化を図ることができる。
また、実施の形態１のポリフェーズフィルタによれば、第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタとを備え、第１のトランジスタの第１の端子に第１の入力端子を接続し、第３のトランジスタの第１の端子に第２の入力端子を接続し、第１のトランジスタの第２の端子と第４のトランジスタの制御端子とを接続すると共に接続点に第１の出力端子を接続し、第２のトランジスタの第２の端子と第１のトランジスタの制御端子とを接続すると共に接続点に第２の出力端子を接続し、第３のトランジスタの第２の端子と第２のトランジスタの制御端子とを接続すると共に接続点に第３の出力端子を接続し、第４のトランジスタの第２の端子と第３のトランジスタの制御端子とを接続すると共に接続点に第４の出力端子を接続したので、小型化と高周波化を図ることができる。
また、実施の形態１のポリフェーズフィルタによれば、第１の端子をソース端子、第２の端子をドレイン端子、制御端子をゲート端子としたので、電界効果トランジスタを用いて小型化と高周波化を図ることができる。
また、実施の形態１のポリフェーズフィルタによれば、第１の端子をエミッタ端子、第２の端子をコレクタ端子、制御端子をベース端子としたので、バイポーラトランジスタを用いて小型化と高周波化を図ることができる。
また、実施の形態１のポリフェーズフィルタによれば、第１のトランジスタ〜第４のトランジスタの第１の端子と第２の端子との間のインピーダンスと、第１のトランジスタ〜第４のトランジスタの第１の端子と制御端子との間のインピーダンスと、第１の入力端子と第２の入力端子間のインピーダンスの絶対値を等しくしたので、ポリフェーズフィルタとしてのインピーダンス整合を図ることができる。
なお、本願発明はその発明の範囲内において、実施の形態の任意の構成要素の変形、もしくは実施の形態の任意の構成要素の省略が可能である。
以上のように、この発明に係るポリフェーズフィルタは、ＲＣ型のポリフェーズフィルタの構成に関するものであり、高周波回路に用いるのに適している。
１ 第１のトランジスタ、２ 第２のトランジスタ、３ 第３のトランジスタ、４ 第４のトランジスタ、１１ 第１の入力端子、１２ 第２の入力端子、２１ 第１の出力端子、２２ 第２の出力端子、２３ 第３の出力端子、２４ 第４の出力端子、１０１〜１０４，２０１〜２０４ 接続点。

Claims (5)

  1. 第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタとを備え、
    前記第１のトランジスタの第１の端子に第１の出力端子を接続し、
    前記第２のトランジスタの第１の端子に第２の出力端子を接続し、
    前記第３のトランジスタの第１の端子に第３の出力端子を接続し、
    前記第４のトランジスタの第１の端子に第４の出力端子を接続し、
    前記第１のトランジスタの第２の端子と前記第４のトランジスタの制御端子とを接続すると共に当該接続点に第１の入力端子を接続し、
    前記第３のトランジスタの第２の端子と前記第２のトランジスタの制御端子とを接続すると共に当該接続点に第２の入力端子を接続し、
    前記第２のトランジスタの第２の端子と前記第１のトランジスタの制御端子とを接続し、
    前記第４のトランジスタの第２の端子と前記第３のトランジスタの制御端子とを接続したことを特徴とするポリフェーズフィルタ。
  2. 第１のトランジスタと第２のトランジスタと第３のトランジスタと第４のトランジスタとを備え、
    前記第１のトランジスタの第１の端子に第１の入力端子を接続し、
    前記第３のトランジスタの第１の端子に第２の入力端子を接続し、
    前記第１のトランジスタの第２の端子と第４のトランジスタの制御端子とを接続すると共に当該接続点に第１の出力端子を接続し、
    前記第２のトランジスタの第２の端子と前記第１のトランジスタの制御端子とを接続すると共に当該接続点に第２の出力端子を接続し、
    前記第３のトランジスタの第２の端子と前記第２のトランジスタの制御端子とを接続すると共に当該接続点に第３の出力端子を接続し、
    前記第４のトランジスタの第２の端子と前記第３のトランジスタの制御端子とを接続すると共に当該接続点に第４の出力端子を接続したことを特徴とするポリフェーズフィルタ。
  3. 前記第１の端子がソース端子、前記第２の端子がドレイン端子、前記制御端子がゲート端子であることを特徴とする請求項１または請求項２に記載のポリフェーズフィルタ。
  4. 前記第１の端子がエミッタ端子、前記第２の端子がコレクタ端子、前記制御端子がベース端子であることを特徴とする請求項１または請求項２に記載のポリフェーズフィルタ。
  5. 前記第１のトランジスタ〜第４のトランジスタの第１の端子と第２の端子との間のインピーダンスと、前記第１のトランジスタ〜第４のトランジスタの第１の端子と制御端子との間のインピーダンスと、前記第１の入力端子と前記第２の入力端子間のインピーダンスの絶対値を等しくしたことを特徴とする請求項１または請求項２に記載のポリフェーズフィルタ。
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