JP6625272B1 - アクティブサーキュレータ - Google Patents

Abstract

バイアス電流源（３０）が、第二のソース接地トランジスタ（３）のゲート端子を、第一のソース接地トランジスタ（１）のドレイン端子に接続し、第一のバイアス用トランジスタ（５）の相互コンダクタンスが一定になるようにバイアス電流を出力して、カスコード増幅器（１０）とカスコードカレントミラー回路にバイアス電流を供給する。

Description

本発明は、アクティブサーキュレータに関する。

例えば、非特許文献１に記載される従来のアクティブサーキュレータは、第一のソース接地トランジスタの入力ゲートを第一のポートとし、カスコード増幅器の出力ドレイン端子とソースフォロワの入力ゲート端子が接続された点を第二のポートとし、ソースフォロワの出力ソース端子と第二のソース接地トランジスタの出力ドレイン端子が接続された点を第三のポートとしている。当該アクティブサーキュレータにおいて、第一のポートから入力された信号は、第二のポートに出力され、第二のポートから入力された信号は、第三のポートから出力される。第一のポートから入力された信号は、カスコード増幅器およびソースフォロワを通過する信号と、第一のソース接地トランジスタおよび第二のソース接地トランジスタを通過する信号とが逆位相で合成されるため、第三のポートからは出力されない。

Ｄｉｎｇ−Ｊｉｅ Ｈｕａｎｇ ｅｔ ａｌ， "Ａ ２４−ＧＨｚ Ｌｏｗ Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ Ｉｓｏｌａｔｉｏｎ Ａｃｔｉｖｅ Ｑｕａｓｉ−Ｃｉｒｃｕｌａｔｏｒ" ＩＥＥＥ／ＭＴＴ−Ｓ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｍｉｃｒｏｗａｖｅ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ、 ２０１２

従来のアクティブサーキュレータは、温度変化またはサーキュレータの製造ばらつきによって第一のソース接地トランジスタと第二のソース接地トランジスタの相互コンダクタンスが変動すると、第一のポートから第三のポートに至る２つの経路の信号の振幅または位相が変化し、第三のポートで合成される信号は等振幅および逆位相の条件から外れる。このため、第一のポートから入力された信号が第三のポートからリークして、ポート間のアイソレーション特性が劣化するという課題があった。

本発明は上記課題を解決するものであって、ポート間のアイソレーション特性の劣化が抑制されたアクティブサーキュレータを得ることを目的とする。

本発明に係るアクティブサーキュレータは、第一のソース接地トランジスタとゲート接地トランジスタとを有し、第一のソース接地トランジスタのドレイン端子とゲート接地トランジスタのソース端子とが接続されて構成されたカスコード増幅器と、ゲート接地トランジスタのドレイン端子とゲート端子が接続されたトランジスタであるソースフォロワと、第一のソース接地トランジスタのドレイン端子にゲート端子が接続され、ソースフォロワのソース端子にドレイン端子が接続された第二のソース接地トランジスタと、第一のソース接地トランジスタのゲート端子に設けられた、信号の入出力端子である第一のポートと、ゲート接地トランジスタのドレイン端子とソースフォロワのゲート端子が接続された点に設けられた、信号の入出力端子である第二のポートと、ソースフォロワのソース端子と第二のソース接地トランジスタのドレイン端子が接続された点に設けられた、信号の入出力端子である第三のポートと、第一のソース接地トランジスタとゲート端子同士が接続された第一のバイアス用トランジスタと、ゲート接地トランジスタとゲート端子同士が接続され、第一のバイアス用トランジスタのドレイン端子とソース端子が接続された第二のバイアス用トランジスタと、第二のバイアス用トランジスタのドレイン端子およびゲート端子に接続し、第一のバイアス用トランジスタ、第二のバイアス用トランジスタ、第一のソース接地トランジスタおよび第二のソース接地トランジスタの相互コンダクタンスが一定になるようにバイアス電流を供給するバイアス電流源とを備え、ＭおよびＮを２以上の任意の自然数とした場合に、第一のバイアス用トランジスタと第一のソース接地トランジスタと第二のソース接地トランジスタとのサイズ比、および第二のバイアス用トランジスタとゲート接地トランジスタと第二のソース接地トランジスタとのサイズ比を、それぞれ１：１：１または１：Ｍ：Ｎとしたことを特徴とする。

本発明によれば、第二のソース接地トランジスタのゲート端子を、第一のソース接地トランジスタのドレイン端子に接続し、バイアス電流源が、第一のバイアス用トランジスタの相互コンダクタンスが一定になるようにバイアス電流を出力して、第一のバイアス用トランジスタ、第二のバイアス用トランジスタおよびカスコード増幅器に当該バイアス電流を供給する。これによって、第一のソース接地トランジスタと第二のソース接地トランジスタの相互コンダクタンスの変動が動的に補償されるので、温度変化またはサーキュレータの製造ばらつきによるポート間のアイソレーション特性の劣化が抑制されたアクティブサーキュレータを実現することができる。

実施の形態１に係るアクティブサーキュレータの構成例を示す回路図である。 実施の形態１に係るアクティブサーキュレータの変形例の構成を示す回路図である。 実施の形態２に係るアクティブサーキュレータの構成例を示す回路図である。

実施の形態１．
図１は、実施の形態１に係るアクティブサーキュレータの構成例を示す回路図である。図１に示すアクティブサーキュレータは、第一のソース接地トランジスタ１、ゲート接地トランジスタ２、第二のソース接地トランジスタ３、ソースフォロワ４、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６、入出力端子１１〜１３、電源端子１４、ＤＣカット容量２１〜２３、バイアス抵抗２４、負荷抵抗２５およびバイアス電流源３０を備える。

第一のソース接地トランジスタ１は、ソース端子が接地され、ドレイン端子が、ゲート接地トランジスタ２のソース端子と、第二のソース接地トランジスタ３のゲート端子との両方に接続され、ゲート端子が、バイアス抵抗２４を介して、第一のバイアス用トランジスタ５のゲート端子と接続されている。ゲート接地トランジスタ２は、ドレイン端子が、ソースフォロワ４のゲート端子に接続され、ゲート端子が、第二のバイアス用トランジスタ６のゲート端子と接続されている。また、ゲート接地トランジスタ２は、ドレイン端子が、負荷抵抗２５を介して電源端子１４と接続されている。図１に破線で示すカスコード増幅器１０は、第一のソース接地トランジスタ１とゲート接地トランジスタ２から構成される。なお、第一のソース接地トランジスタ１のドレイン端子と第二のソース接地トランジスタ３のゲート端子との間は、直流成分を除去するためのＤＣカット容量を介在させずに直結されている。

第二のソース接地トランジスタ３は、ソース端子が接地され、ドレイン端子が、ソースフォロワ４のソース端子と接続され、ゲート端子が、第一のソース接地トランジスタのドレイン端子と接続されている。ソースフォロワ４は、電界効果トランジスタで構成され、ソース端子が、第二のソース接地トランジスタ３のドレイン端子に接続され、ドレイン端子が、電源端子１４に接続され、ゲート端子が、ゲート接地トランジスタ２のドレイン端子に接続されている。

入出力端子１１は、ＤＣカット容量２１を介して、第一のソース接地トランジスタ１のゲート端子と接続された第一のポートである。入出力端子１２は、ＤＣカット容量２２を介して、ゲート接地トランジスタ２のドレイン端子とソースフォロワ４のゲート端子とが接続された点に接続された第二のポートである。入出力端子１３は、ＤＣカット容量２３を介して、ソースフォロワ４のソース端子と第二のソース接地トランジスタ３のドレイン端子とが接続された点に接続された第三のポートである。カスコード増幅器１０は、第一のポートに入力された信号を第二のポートから出力する。ソースフォロワ４は、第二のポートに入力された信号を第三のポートから出力する。

第一のバイアス用トランジスタ５は、ソース端子が接地され、ゲート端子が、バイアス抵抗２４を介して、第一のソース接地トランジスタ１のゲート端子と接続され、ドレイン端子およびゲート端子が、第二のバイアス用トランジスタ６のソース端子と接続されている。第二のバイアス用トランジスタ６は、ソース端子が、第一のバイアス用トランジスタ５のドレイン端子およびゲート端子と接続され、ゲート端子が、ゲート接地トランジスタ２のゲート端子と接続され、ドレイン端子およびゲート端子が、バイアス電流源３０と接続されている。第一のバイアス用トランジスタ５と第二のバイアス用トランジスタ６は、カスコード増幅器１０に対するカスコードカレントミラー回路を構成する。

バイアス電流源３０は、電源端子１４に接続され、第二のバイアス用トランジスタ６のドレイン端子およびゲート端子にバイアス電流を出力する。これにより、バイアス電流源３０から出力されたバイアス電流は、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６およびカスコード増幅器１０に供給される。また、バイアス電流源３０は、温度変化またはサーキュレータの製造ばらつきに対して第一のバイアス用トランジスタ５の相互コンダクタンス（以下、ｇｍと記載する）が一定となるようにバイアス電流を出力する。

次に動作について説明する。
第一のポート（入出力端子１１）から入力された信号は、ＤＣカット容量２１を介してカスコード増幅器１０に入力されると、ゲート接地トランジスタ２のドレイン端子から、ＤＣカット容量２２を介して第二のポート（入出力端子１２）に出力される。
第二のポートに入力された信号は、ＤＣカット容量２２を介して、ソースフォロワ４のゲート端子に入力され、ソースフォロワ４のソース端子から、ＤＣカット容量２３を介して第三のポート（入出力端子１３）に出力される。
なお、第一のポートから入力された信号が通過する経路として、カスコード増幅器１０から出力された後にソースフォロワ４を通過する経路と、第一のソース接地トランジスタ１のドレイン端子から第二のソース接地トランジスタ３を通過する経路とがあるが、これらの経路を通過する信号は逆位相で合成されるので、第三のポートからは出力されない。

バイアス電流源３０から出力されたバイアス電流は、第一のバイアス用トランジスタ５および第二のバイアス用トランジスタ６に対するカレントミラー回路を構成するカスコード増幅器１０に供給される。図１に示すアクティブサーキュレータにおいて、第一のソース接地トランジスタ１と第一のバイアス用トランジスタ５とのカレントミラー比（トランジスタサイズ比）が１：１であり、ゲート接地トランジスタ２と第二のバイアス用トランジスタ６とのカレントミラー比が１：１であるので、基準電流とゲート接地トランジスタ２のドレイン電流とが等しい。このとき、第二のバイアス用トランジスタ６とゲート接地トランジスタ２のソース電位も等しくなって、第一のバイアス用トランジスタ５および第二のソース接地トランジスタ３の互いのゲート電圧およびｇｍが等しくなる。さらに、第一のソース接地トランジスタ１と第二のソース接地トランジスタ３のトランジスタサイズ比が１：１であるため、第一のソース接地トランジスタ１と第二のソース接地トランジスタ３のｇｍが等しい。

バイアス電流源３０は、温度変化またはサーキュレータの製造ばらつきに対して第一のバイアス用トランジスタ５のｇｍが一定になるようにバイアス電流を供給するので、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３のｇｍが温度変化またはサーキュレータの製造ばらつきに対して一定になる。これにより、温度変化またはサーキュレータの製造ばらつきがあっても、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３を通過する信号の振幅と位相の変動が小さくなり、第一のポートと第三のポートとの間のアイソレーション特性の劣化が抑制される。また、第一のソース接地トランジスタ１のドレイン端子と第二のソース接地トランジスタ３のゲート端子との間にＤＣカット容量を接続する必要がないため、ＤＣカット容量のばらつきによるアイソレーション特性の劣化も発生しない。

また、実施の形態１に係るアクティブサーキュレータは、第一のバイアス用トランジスタ５と第一のソース接地トランジスタ１と第二のソース接地トランジスタ３とのサイズ比を１：１：１とし、第二のバイアス用トランジスタ６とゲート接地トランジスタ２と第二のソース接地トランジスタ３とのサイズ比を１：１：１としてもよい。また、第一のバイアス用トランジスタ５と第一のソース接地トランジスタ１と第二のソース接地トランジスタ３とのサイズ比を１：Ｍ：Ｎとし、第二のバイアス用トランジスタ６とゲート接地トランジスタ２と第二のソース接地トランジスタ３とのサイズ比を１：Ｍ：Ｎとしてもよい。ただし、ＭおよびＮは２以上の自然数である。このように構成することで、バイアス電流源３０から出力されたバイアス電流が、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３に対してサイズ比に応じたバイアス電流として印加される。第二のソース接地トランジスタ３のサイズを変更することで、第三のポートにおいてソースフォロワ４の出力信号と合成される信号の振幅が調整され、より高いアイソレーションを確保することができる。

図２は、実施の形態１に係るアクティブサーキュレータの変形例の構成を示す回路図である。図２に示すアクティブサーキュレータは、図１に示した構成のうち、バイアス電流源３０を、破線で囲んだ回路構成を有したバイアス電流源４０に置き換えたものである。バイアス電流源４０は、バイアス用トランジスタ４１〜４６、カレントミラー用トランジスタ４７およびバイアス抵抗４８を備え、温度変化またはサーキュレータの製造ばらつきに対してバイアス用トランジスタ４６のｇｍが一定になるバイアス電流を出力する。

バイアス用トランジスタ４１は、ソース端子が接地された第一のトランジスタである。バイアス用トランジスタ４２は、ゲート端子が、バイアス用トランジスタ４１のゲート端子と接続され、ソース端子が、バイアス抵抗４８を介して接地された第二のトランジスタである。バイアス用トランジスタ４３は、ソース端子が、バイアス用トランジスタ４１のゲート端子とドレイン端子の両方と接続された第三のトランジスタである。バイアス用トランジスタ４４は、ゲート端子が、バイアス用トランジスタ４３のゲート端子と接続され、ソース端子が、バイアス用トランジスタ４２のドレイン端子と接続された第四のトランジスタである。バイアス用トランジスタ４５は、ソース端子が、電源端子１４と接続され、ドレイン端子が、バイアス用トランジスタ４３のゲート端子とドレイン端子との両方と接続された第五のトランジスタである。バイアス用トランジスタ４６は、ソース端子が、電源端子１４と接続され、ゲート端子が、バイアス用トランジスタ４５のゲート端子と接続され、ドレイン端子およびゲート端子が、バイアス用トランジスタ４４のドレイン端子と接続された第六のトランジスタである。

カレントミラー用トランジスタ４７は、ソース端子が、電源端子１４と接続され、ゲート端子が、バイアス用トランジスタ４６のドレイン端子とゲート端子との両方と接続されている。カレントミラー用トランジスタ４７のドレイン端子を介して、バイアス電流が、第二のバイアス用トランジスタ６に供給される。Ｎを２以上の任意の自然数とした場合、バイアス用トランジスタ４１とバイアス用トランジスタ４２のサイズ比は１：Ｎであり、バイアス用トランジスタ４３とバイアス用トランジスタ４４のサイズ比は１：１であり、バイアス用トランジスタ４５とバイアス用トランジスタ４６のサイズ比は１：１である。

上記構成のバイアス電流源４０を有することで、温度変化またはサーキュレータの製造ばらつきに対してバイアス用トランジスタ４６のｇｍを一定にすることができる。これにより、バイアス電流源４０からは、第一のバイアス用トランジスタ５のｇｍが一定になるバイアス電流を出力されるので、図１に示したアクティブサーキュレータと同様の効果が得られる。

なお、これまでの説明では、アクティブサーキュレータが備えるトランジスタがＭＯＳトランジスタである場合を示したが、実施の形態１に係るアクティブサーキュレータは、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。
すなわち、図１および図２に示したアクティブサーキュレータを構成するトランジスタを、ＭＯＳトランジスタからバイポーラトランジスタに置き換え、ゲート端子をベース端子に、ドレイン端子をコレクタ端子に、ソース端子をエミッタ端子にそれぞれ置き換え、ソースフォロワ４をエミッタフォロワに置き換えても、図１に示したアクティブサーキュレータと同様の効果が得られる。

以上のように、実施の形態１に係るアクティブサーキュレータにおいて、第二のソース接地トランジスタ３のゲート端子を、第一のソース接地トランジスタ１のドレイン端子に接続し、バイアス電流源３０（または４０）が、第一のバイアス用トランジスタ５のｇｍが一定になるようにバイアス電流を出力して、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６およびカスコード増幅器１０に当該バイアス電流を供給する。これによって、第一のソース接地トランジスタ１および第二のソース接地トランジスタ３のｇｍの変動が動的に補償されて、温度変化またはサーキュレータの製造ばらつきによるポート間のアイソレーション特性の劣化が抑制されたアクティブサーキュレータを実現することができる。

実施の形態２．
図３は、実施の形態２に係るアクティブサーキュレータの構成を示す回路図である。図３に示すアクティブサーキュレータは、図１に示したアクティブサーキュレータを差動構成としたものであり、第一のソース接地トランジスタ１ａ，１ｂ、ゲート接地トランジスタ２ａ，２ｂ、第二のソース接地トランジスタ３ａ，３ｂ、ソースフォロワ４ａ，４ｂ、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６、入出力端子１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂ、電源端子１４、ＤＣカット容量２１ａ，２１ｂ，２２ａ，２２ｂ，２３ａ，２３ｂ、バイアス抵抗２４ａ，２４ｂ、負荷抵抗２５ａ，２５ｂ、コモンモード電圧検出回路（以下、ＣＭ検出回路と記載する）５０、コンパレータ５１、参照電圧端子５２およびバイアス電流源５３を備える。

第一のソース接地トランジスタ１ａは、ソース端子が接地され、ドレイン端子が、ゲート接地トランジスタ２ａのソース端子と第二のソース接地トランジスタ３ａのゲート端子との両方と接続され、バイアス抵抗２４ａを介して、ゲート端子が、第一のバイアス用トランジスタ５のゲート端子と接続されている。ゲート接地トランジスタ２ａは、ドレイン端子が、ソースフォロワ４ａのゲート端子に接続され、ゲート端子が、第二のバイアス用トランジスタ６のゲート端子と接続されている。また、ゲート接地トランジスタ２ａは、ドレイン端子が、負荷抵抗２５ａを介して電源端子１４と接続されている。

同様に、第一のソース接地トランジスタ１ｂは、ソース端子が接地され、ドレイン端子が、ゲート接地トランジスタ２ｂのソース端子と第二のソース接地トランジスタ３ｂのゲート端子との両方と接続され、バイアス抵抗２４ｂを介して、ゲート端子が、第一のバイアス用トランジスタ５のゲート端子と接続されている。ゲート接地トランジスタ２ｂは、ドレイン端子が、ソースフォロワ４ｂのゲート端子に接続され、ゲート端子が、第二のバイアス用トランジスタ６のゲート端子と接続されている。また、ゲート接地トランジスタ２ｂは、ドレイン端子が、負荷抵抗２５ｂを介して電源端子１４と接続されている。

図３に示すアクティブサーキュレータが備えるカスコード増幅器は、前述したように、第一のソース接地トランジスタ１ａ，１ｂとゲート接地トランジスタ２ａ，２ｂとの組み合わせを二組有し、組み合わせのそれぞれで、第一のソース接地トランジスタ１ａ，１ｂのドレイン端子とゲート接地トランジスタ２ａ，２ｂのソース端子とが接続されて構成されている。なお、第一のソース接地トランジスタ１ａのドレイン端子と第二のソース接地トランジスタ３ａのゲート端子との間は、直流成分を除去するためのＤＣカット容量を介在させずに直結されており、第一のソース接地トランジスタ１ｂのドレイン端子と第二のソース接地トランジスタ３ｂのゲート端子との間は、直流成分を除去するためのＤＣカット容量を介在させずに直結されている。

第二のソース接地トランジスタ３ａは、ソース端子が接地され、ドレイン端子が、ソースフォロワ４ａのソース端子と接続され、ゲート端子が、第一のソース接地トランジスタ１ａのドレイン端子と接続されている。第二のソース接地トランジスタ３ｂは、ソース端子が接地され、ドレイン端子が、ソースフォロワ４ｂのソース端子と接続され、ゲート端子が、第一のソース接地トランジスタ１ｂのドレイン端子と接続されている。
ソースフォロワ４ａは、ソース端子が、第二のソース接地トランジスタ３ａのドレイン端子と接続され、ドレイン端子が、電源端子１４と接続され、ゲート端子が、ゲート接地トランジスタ２ａのドレイン端子と接続されたトランジスタである。ソースフォロワ４ｂは、ソース端子が、第二のソース接地トランジスタ３ｂのドレイン端子と接続され、ドレイン端子が、電源端子１４に接続され、ゲート端子が、ゲート接地トランジスタ２ｂのドレイン端子と接続されたトランジスタである。

入出力端子１１ａは、ＤＣカット容量２１ａを介して、第一のソース接地トランジスタ１ａのゲート端子と接続される。入出力端子１１ｂは、ＤＣカット容量２１ｂを介して、第一のソース接地トランジスタ１ｂのゲート端子と接続される。入出力端子１１ａおよび入出力端子１１ｂが、差動信号の入出力端子である第一のポートを構成する。
入出力端子１２ａは、ＤＣカット容量２２ａを介して、ゲート接地トランジスタ２ａのドレイン端子とソースフォロワ４ａのゲート端子とが接続された点に接続される。入出力端子１２ｂは、ＤＣカット容量２２ｂを介して、ゲート接地トランジスタ２ｂのドレイン端子とソースフォロワ４ｂのゲート端子とが接続された点に接続される。入出力端子１２ａおよび入出力端子１２ｂが、差動信号の入出力端子である第二のポートを構成する。
入出力端子１３ａは、ＤＣカット容量２３ａを介して、ソースフォロワ４ａのソース端子と第二のソース接地トランジスタ３ａのドレイン端子とが接続された点に接続される。入出力端子１３ｂは、ＤＣカット容量２３ｂを介して、ソースフォロワ４ｂのソース端子と第二のソース接地トランジスタ３ｂのドレイン端子とが接続された点に接続される。入出力端子１３ａおよび入出力端子１３ｂが、差動信号の入出力端子である第三のポートを構成する。カスコード増幅器は、第一のポートに入力された差動信号を第二のポートから出力する。ソースフォロワ４ａおよびソースフォロワ４ｂは、第二のポートに入力された差動信号を第三のポートから出力する。

第一のバイアス用トランジスタ５は、ソース端子が接地され、バイアス抵抗２４ａとバイアス抵抗２４ｂを介して、ゲート端子が、第一のソース接地トランジスタ１ａのゲート端子と第一のソース接地トランジスタ１ｂのゲート端子との両方と接続されており、ドレイン端子およびゲート端子が、第二のバイアス用トランジスタ６のソース端子と接続されている。第二のバイアス用トランジスタ６は、ソース端子が、第一のバイアス用トランジスタ５のドレイン端子とゲート端子との両方と接続され、ゲート端子が、ゲート接地トランジスタ２ａのゲート端子とゲート接地トランジスタ２ｂのゲート端子との両方と接続され、ドレイン端子およびゲート端子が、バイアス電流源５３に接続されている。

ＣＭ検出回路５０は、第三のポートである入出力端子１３ａ，１３ｂにおける差動信号のコモンモード電圧を検出する。コンパレータ５１は、ＣＭ検出回路５０によって検出されたコモンモード電圧と参照電圧端子５２に印加された参照電圧とを大小比較する。
バイアス電流源５３は、電源端子１４に接続され、コンパレータ５１による比較結果に応じたバイアス電流を第二のバイアス用トランジスタ６のドレイン端子およびゲート端子に出力する。例えば、バイアス電流源５３は、ＣＭ検出回路５０によって検出されたコモンモード電圧と参照電圧端子５２に印加された参照電圧とが等しくなるように、バイアス電流値を調整して出力する。コモンモードフィードバックによって、サーキュレータの製造ばらつきで発生するトランジスタのミスマッチなどに起因したコモンモード電圧の変動が抑制され、アイソレーション特性の劣化が補償される。

なお、これまでの説明では、アクティブサーキュレータが備えるトランジスタがＭＯＳトランジスタである場合を示したが、実施の形態２に係るアクティブサーキュレータは、ＭＯＳトランジスタをバイポーラトランジスタに置き換えてもよい。
すなわち、図３に示したアクティブサーキュレータを構成するトランジスタを、ＭＯＳトランジスタからバイポーラトランジスタに置き換え、ゲート端子をベース端子に、ドレイン端子をコレクタ端子に、ソース端子をエミッタ端子にそれぞれ置き換え、ソースフォロワ４をエミッタフォロワに置き換えても、図３に示したアクティブサーキュレータと同様の効果が得られる。

以上のように、実施の形態２に係るアクティブサーキュレータにおいて、第二のソース接地トランジスタ３ａ，３ｂのゲート端子を、第一のソース接地トランジスタ１ａ，１ｂのドレイン端子に接続し、バイアス電流源５３が、入出力端子１３ａ，１３ｂにおける差動信号のコモンモード電圧と参照電圧端子５２に印加された参照電圧との比較結果に応じてバイアス電流を調整して、第一のバイアス用トランジスタ５、第二のバイアス用トランジスタ６およびカスコード増幅器に当該バイアス電流を供給する。これにより、コモンモード電圧の変動が抑制され、アイソレーション特性の劣化が補償されたアクティブサーキュレータを実現することができる。

なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態のそれぞれの自由な組み合わせまたは実施の形態のそれぞれの任意の構成要素の変形もしくは実施の形態のそれぞれにおいて任意の構成要素の省略が可能である。

本発明に係るアクティブサーキュレータは、ポート間のアイソレーション特性の劣化が抑制されるので、各種の通信装置に利用可能である。

１，１ａ，１ｂ 第一のソース接地トランジスタ、２，２ａ，２ｂ ゲート接地トランジスタ、３，３ａ，３ｂ 第二のソース接地トランジスタ、４，４ａ，４ｂ ソースフォロワ、５ 第一のバイアス用トランジスタ、６ 第二のバイアス用トランジスタ、１０ カスコード増幅器、１１，１１ａ，１１ｂ，１２，１２ａ，１２ｂ，１３，１３ａ，１３ｂ 入出力端子、１４ 電源端子、２１，２１ａ，２１ｂ，２２，２２ａ，２２ｂ，２３，２３ａ，２３ｂ ＤＣカット容量、２４，２４ａ，２４ｂ バイアス抵抗、２５，２５ａ，２５ｂ 負荷抵抗、３０，４０ バイアス電流源、４１〜４６ バイアス用トランジスタ、４７ カレントミラー用トランジスタ、４８ バイアス抵抗、５０ ＣＭ検出回路、５１ コンパレータ、５２ 参照電圧端子、５３ バイアス電流源。

Claims (4)

1. 第一のソース接地トランジスタとゲート接地トランジスタとを有し、前記第一のソース接地トランジスタのドレイン端子と前記ゲート接地トランジスタのソース端子とが接続されて構成されたカスコード増幅器と、
   前記ゲート接地トランジスタのドレイン端子とゲート端子が接続されたトランジスタであるソースフォロワと、
   前記第一のソース接地トランジスタのドレイン端子にゲート端子が接続され、前記ソースフォロワのソース端子にドレイン端子が接続された第二のソース接地トランジスタと、
   前記第一のソース接地トランジスタのゲート端子に設けられた信号の入出力端子である第一のポートと、
   前記ゲート接地トランジスタのドレイン端子と前記ソースフォロワのゲート端子が接続された点に設けられた信号の入出力端子である第二のポートと、
   前記ソースフォロワのソース端子と前記第二のソース接地トランジスタのドレイン端子が接続された点に設けられた信号の入出力端子である第三のポートと、
   前記第一のソース接地トランジスタとゲート端子同士が接続された第一のバイアス用トランジスタと、
   前記ゲート接地トランジスタとゲート端子同士が接続され、前記第一のバイアス用トランジスタのドレイン端子とソース端子が接続された第二のバイアス用トランジスタと、
   前記第二のバイアス用トランジスタのドレイン端子およびゲート端子に接続し、前記第一のバイアス用トランジスタ、前記第二のバイアス用トランジスタ、前記第一のソース接地トランジスタおよび前記第二のソース接地トランジスタの相互コンダクタンスが一定になるようにバイアス電流を供給するバイアス電流源と、
   を備え、
   ＭおよびＮを２以上の任意の自然数とした場合に、前記第一のバイアス用トランジスタと前記第一のソース接地トランジスタと前記第二のソース接地トランジスタとのサイズ比、および前記第二のバイアス用トランジスタと前記ゲート接地トランジスタと前記第二のソース接地トランジスタとのサイズ比を、それぞれ１：１：１または１：Ｍ：Ｎとしたこと
   を特徴とするアクティブサーキュレータ。
2. 前記バイアス電流源は、
   ソース端子が接地された第一のトランジスタと、
   前記第一のトランジスタとゲート端子同士が接続され、ソース端子がバイアス抵抗を介して接地された第二のトランジスタと、
   前記第一のトランジスタのゲート端子およびドレイン端子とソース端子が接続された第三のトランジスタと、
   前記第三のトランジスタとゲート端子同士が接続され、前記第二のトランジスタのドレイン端子とソース端子が接続された第四のトランジスタと、
   電源端子とソース端子が接続され、前記第三のトランジスタのゲート端子およびドレイン端子とドレイン端子が接続された第五のトランジスタと、
   前記電源端子とソース端子が接続され、前記第五のトランジスタとゲート端子同士が接続され、前記第四のトランジスタのドレイン端子とドレイン端子およびゲート端子が接続された第六のトランジスタと、
   前記電源端子とソース端子が接続され、前記第六のトランジスタのドレイン端子およびゲート端子とゲート端子が接続され、ドレイン端子を介して前記第二のバイアス用トランジスタに前記バイアス電流を供給するカレントミラー用トランジスタとを有し、
   Ｎを２以上の任意の自然数とした場合に、前記第一のトランジスタと前記第二のトランジスタとのサイズ比が１：Ｎであり、前記第三のトランジスタと前記第四のトランジスタとのサイズ比が１：１であり、前記第五のトランジスタと前記第六のトランジスタとのサイズ比を１：１であること
   を特徴とする請求項１記載のアクティブサーキュレータ。
3. 第一のソース接地トランジスタとゲート接地トランジスタとの組み合わせを二組有し、前記組み合わせのそれぞれで、前記第一のソース接地トランジスタのドレイン端子と前記ゲート接地トランジスタのソース端子とが接続されて構成されたカスコード増幅器と、
   前記組み合わせの前記ゲート接地トランジスタの各ドレイン端子とゲート端子が接続された二つのトランジスタで構成されたソースフォロワと、
   前記組み合わせの前記第一のソース接地トランジスタの各ドレイン端子にゲート端子が接続され、前記ソースフォロワの各ソース端子にドレイン端子が接続された二つの第二のソース接地トランジスタと、
   前記組み合わせの前記第一のソース接地トランジスタのゲート端子に設けられた差動信号の入出力端子である第一のポートと、
   前記組み合わせの前記ゲート接地トランジスタの各ドレイン端子と前記ソースフォロワの各ゲート端子とが接続された点に設けられた差動信号の入出力端子である第二のポートと、
   前記ソースフォロワの各ソース端子と二つの前記第二のソース接地トランジスタの各ドレイン端子とが接続された点に設けられた差動信号の入出力端子である第三のポートと、
   前記組み合わせの各々の前記第一のソース接地トランジスタとゲート端子同士が接続された第一のバイアス用トランジスタと、
   前記組み合わせの各々の前記ゲート接地トランジスタとゲート端子同士が接続され、前記第一のバイアス用トランジスタのドレイン端子とソース端子が接続された第二のバイアス用トランジスタと、
   前記第三のポートにおける差動信号のコモンモード電圧を検出するコモンモード電圧検出回路と、
   前記コモンモード電圧検出回路によって検出されたコモンモード電圧が一定になるようにバイアス電流を出力して、前記第一のバイアス用トランジスタ、前記第二のバイアス用トランジスタおよび前記カスコード増幅器に前記バイアス電流を供給するバイアス電流源と、
   を備えたことを特徴とするアクティブサーキュレータ。
4. トランジスタを、バイポーラトランジスタに置き換え、
   ゲート端子をベース端子に、ドレイン端子をコレクタ端子に、ソース端子をエミッタ端子にそれぞれ置き換えたこと
   を特徴とする請求項１から請求項３のいずれか１項記載のアクティブサーキュレータ。

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