JPWO2019202685A1 - ポリフェーズフィルタ - Google Patents
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Abstract
Description
実施の形態1.
図1は、本実施の形態によるポリフェーズフィルタを示す構成図である。
図1に示すポリフェーズフィルタは、第1のトランジスタ1、第2のトランジスタ2、第3のトランジスタ3、第4のトランジスタ4を備える。第1のトランジスタ1のドレイン端子と第4のトランジスタ4のゲート端子との接続点101に第1の入力端子11が接続されている。第3のトランジスタ3のドレイン端子と第2のトランジスタ2のゲート端子との接続点103に第2の入力端子12が接続されている。第1のトランジスタ1のソース端子に第1の出力端子21が接続され、第2のトランジスタ2のソース端子に第2の出力端子22が接続され、第3のトランジスタ3のソース端子に第3の出力端子23が接続され、第4のトランジスタ4のソース端子に第4の出力端子24が接続されている。
第1のトランジスタ1のゲート端子と第2のトランジスタ2のドレイン端子が接続点102で接続され、第3のトランジスタ3のゲート端子と第4のトランジスタ4のドレイン端子が接続点104で接続されている。なお、第1のトランジスタ1〜第4のトランジスタ4において、それぞれソース端子が第1の端子、ドレイン端子が第2の端子、ゲート端子が制御端子に相当する。
第1の入力端子11から入力された電波は接続点101に入力され、第1の入力端子11から入力された電波と差動関係にある第2の入力端子12から入力された電波は接続点103に入力される。図中、Ii1は第1の入力端子11の入力電流、Ii3は第2の入力端子12の入力電流、Vi1は第1の入力端子11の入力電圧、Vi3は第2の入力端子12の入力電圧を示す。
第1の出力端子21は、第1のトランジスタ1のゲート・ソース間を介して第2の出力端子22と、第2の出力端子22は第2のトランジスタ2のゲート・ソース間を介して第3の出力端子23と、第3の出力端子23は第3のトランジスタ3のゲート・ソース間を介して第4の出力端子24と、第4の出力端子24は第4のトランジスタ4のゲート・ソース間を介して第1の出力端子21と接続されている。図中、IR1は第1のトランジスタ1のドレイン・ソース間電流、Io1は第1の出力端子21からの出力電流を示す。同様に、IR2は第2のトランジスタ2のドレイン・ソース間電流、Io2は第2の出力端子22からの出力電流、IR3は第3のトランジスタ3のドレイン・ソース間電流、Io3は第3の出力端子23からの出力電流、IR4は第4のトランジスタ4のドレイン・ソース間電流、Io4は第4の出力端子24からの出力電流を示している。また、Igs1〜Igs4は、それぞれ第1のトランジスタ1〜第4のトランジスタ4のゲート・ソース間電流を示す。
以上から、トランジスタを用いたポリフェーズフィルタが構成でき、MIMキャパシタではμmオーダ以上でしか製作が可能でないのに対し、トランジスタのサイズはnmオーダで製作可能であることから、小型化と高周波化の効果を奏する。
Claims (5)
- 第1のトランジスタと第2のトランジスタと第3のトランジスタと第4のトランジスタとを備え、
前記第1のトランジスタの第1の端子に第1の出力端子を接続し、
前記第2のトランジスタの第1の端子に第2の出力端子を接続し、
前記第3のトランジスタの第1の端子に第3の出力端子を接続し、
前記第4のトランジスタの第1の端子に第4の出力端子を接続し、
前記第1のトランジスタの第2の端子と前記第4のトランジスタの制御端子とを接続すると共に当該接続点に第1の入力端子を接続し、
前記第3のトランジスタの第2の端子と前記第2のトランジスタの制御端子とを接続すると共に当該接続点に第2の入力端子を接続し、
前記第2のトランジスタの第2の端子と前記第1のトランジスタの制御端子とを接続し、
前記第4のトランジスタの第2の端子と前記第3のトランジスタの制御端子とを接続したことを特徴とするポリフェーズフィルタ。 - 第1のトランジスタと第2のトランジスタと第3のトランジスタと第4のトランジスタとを備え、
前記第1のトランジスタの第1の端子に第1の入力端子を接続し、
前記第3のトランジスタの第1の端子に第2の入力端子を接続し、
前記第1のトランジスタの第2の端子と第4のトランジスタの制御端子とを接続すると共に当該接続点に第1の出力端子を接続し、
前記第2のトランジスタの第2の端子と前記第1のトランジスタの制御端子とを接続すると共に当該接続点に第2の出力端子を接続し、
前記第3のトランジスタの第2の端子と前記第2のトランジスタの制御端子とを接続すると共に当該接続点に第3の出力端子を接続し、
前記第4のトランジスタの第2の端子と前記第3のトランジスタの制御端子とを接続すると共に当該接続点に第4の出力端子を接続したことを特徴とするポリフェーズフィルタ。 - 前記第1の端子がソース端子、前記第2の端子がドレイン端子、前記制御端子がゲート端子であることを特徴とする請求項1または請求項2に記載のポリフェーズフィルタ。
- 前記第1の端子がエミッタ端子、前記第2の端子がコレクタ端子、前記制御端子がベース端子であることを特徴とする請求項1または請求項2に記載のポリフェーズフィルタ。
- 前記第1のトランジスタ〜第4のトランジスタの第1の端子と第2の端子との間のインピーダンスと、前記第1のトランジスタ〜第4のトランジスタの第1の端子と制御端子との間のインピーダンスと、前記第1の入力端子と前記第2の入力端子間のインピーダンスの絶対値を等しくしたことを特徴とする請求項1または請求項2に記載のポリフェーズフィルタ。
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