JP2005123716A - 差動増幅器 - Google Patents
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Abstract
【解決手段】 入力される差動信号40を増幅する差動増幅段回路41と、この差動増幅段回路41から出力される内部信号42,43に応じて動作する出力段回路44とを有する。そして、出力段回路44は、正側電源VDDと当該出力段回路44の出力端子45との間に接続され、内部信号42,43に応じて電流駆動する第1の駆動素子46と、負側電源VSSと出力端子45との間に接続され、内部信号42,43に応じて電流駆動する第2の駆動素子47とを備え、第1の駆動素子46は、各々閾値電圧が異なる2種類以上の能動素子P1,P1が並列に接続されて構成され、第2の駆動素子47は、各々閾値電圧が異なる2種類以上の能動素子N1,N1が並列に接続されて構成されるようにする。
【選択図】 図1
Description
従来からこのような分野に用いられる差動増幅器においては、差動増幅器の出力段回路を、相補型のトランジスタを出力段回路の出力端子と正側電源の間、及び、出力端子と負側電源との間に配置し、出力電流のソース時(出力端子から外部に電流を流しだす時)とシンク時(出力端子に外部から電流が流れ込む時)でそれぞれの半導体素子を、プッシュ・プル動作(後述にて説明)させるものが知られている。
図10において、入力差動信号60は差動増幅段回路61で増幅され、この増幅された内部信号62,63が出力段回路64へ出力され、それら信号62,63によって出力段回路64が動作される。出力段回路64は、正側電源VDDと出力段回路64の出力端子65との間に第1の駆動素子66が接続され、また、負側電源VSSと出力端子65との間に第2の駆動素子67が接続されて構成されている。
このような駆動素子66と駆動素子67はプッシュ・プル動作を行う。このプッシュ・プル動作について説明する。出力電流のソース時は、駆動素子66が電流駆動力を上げ、駆動素子67が電流駆動力を下げ、両者の差分電流をソース電流として流出させる。また出力電流のシンク時は、駆動素子66が電流駆動力を下げ、駆動素子67が電流駆動力を上げ、両者の差分電流をシンク電流として流入させる。つまり、2つの駆動素子66,67が相反する方向の動作(プッシュとプルの関係に相当する動作)を行うことで効率よく電流を流出・流入させることをプッシュ・プル動作という。
正極性の大信号を出力するために大電流をソースする場合は、内部信号62及び63が下降し、MOSトランジスタP3が強くオンになる。
負極性の大信号を出力するために大電流をシンクする場合は、内部信号62及び63が上昇し、MOSトランジスタN3が強くオンになる。
このような従来例における入力差動信号60の入力電圧と、出力端子65からの出力電流との関係を、図11に示す。
曲線I−P3、I−N3は、それぞれMOSトランジスタP3、N3を流れる電流を示し、その総和が出力電流I−total2となる。
Marc.G.Degrauwe他、「Adaptive Biasing COMSAmplifiers」、IEEE journal of solid-state circuits Vol.SC-17 No.3 P522、1982年6月。
ここで、何故VONの小さなトランジスタはVONの変化に感度が高いかを、一例を上げて分かりやすく説明する。あるMOSトランジスタのVONが0.3Vで1mAの電流を流しているとすると、仮にソース電位が一定のままゲート電位が0.1V上昇するとVONは0.4Vとなり、飽和状態のMOSトランジスタでは電流がVONの2乗に比例する。このため、VONが(4/3)倍になったため電流はその2乗の(16/9)倍である約1.78mAになる。
このように素子サイズが大きいためにVONが小さくなっているトランジスタほど電流量はゲート電位の変動を受けやすい。
本発明は、このような課題に鑑みてなされたものであり、無信号出力時の消費電流の個体間バラツキが小さく、また無信号出力時の消費電流が少ない差動増幅器を提供することを目的としている。
この構成によれば、出力端子から外部に電流を流しだす時は、例えば第1の駆動回路が電流駆動力を上げ、第2の駆動回路が電流駆動力を下げ、両者の差分電流をソース電流として流出させる。一方、出力端子に外部から電流が流れ込む時は、第1の駆動回路は電流駆動力を下げ、第2の駆動回路は電流駆動力を上げ、両者の差分電流をシンク電流として流入させる。つまり、2つの駆動回路が相反する方向の動作(プッシュ・プル動作)を行うことで効率よく電流を流出・流入させることができる。
この構成によれば、並列接続されたある能動素子がオン状態となっている場合でも、何れか1つの能動素子がオフ状態となっているので、このオフの能動素子を出力端子側に配置すれば、無信号出力状態の消費電流を少なくすることができる。
この構成によれば、出力段回路の出力端子における入出力電流が無い無信号出力状態でも、素子サイズが小さい能動素子によって大きなVONが与えられる状態となる。素子サイズが小さい能動素子では、無信号出力状態の消費電流の個体間バラツキが小さくなるので、電流が少なくなりすぎて発振等の不具合を発生するリスクが減る。このため、無信号出力時の消費電流を少なく設定することが可能になり、製造される多数個の個体の平均値としての無信号出力時の消費電流が少ない差動増幅器を製造することができる。
言い換えれば、無信号出力時の消費電流の個体間バラツキが小さく、また無信号出力時の消費電流が少ない差動増幅器を提供することができるという効果がある。
(実施の形態)
図1は、本発明の実施の形態に係る差動増幅器の回路構成図である。
図1に示す差動増幅器においては、入力差動信号40が差動増幅段回路41で増幅され、この増幅された内部信号42,43が出力段回路44へ出力され、それら信号42,43によって出力段回路44が動作されるようになっている。出力段回路44は、正側電源VDDと出力段回路44の出力端子45との間に第1の駆動素子46が接続され、また、負側電源VSSと出力端子45との間に第2の駆動素子47が接続されて構成されている。
第2の駆動素子47は、N型のMOSトランジスタN1とN2の並列接続で構成されており、N2の閾値電圧の絶対値はN1の閾値電圧の絶対値より大きい関係にある。またMOSトランジスタN1とN2のゲート端子にはともに内部信号43が供給されるようになっている。
ここで、MOSトランジスタP1を流れる電流が全てN1を流れ、出力端子45からの入出力電流がない状態となっている。
また、MOSトランジスタP2はP1に比べて素子サイズが大きく、MOSトランジスタN2はN1に比べて素子サイズが大きい関係にある。
正極性の大信号を出力端子45から出力するために大電流をソースする場合は、内部信号42及び43が下降し、MOSトランジスタP1及びP2が強くオンになるが、P2がP1に対して大きくなっているため、駆動電流の大半がP2によって与えられるようになっている。
このような本実施の形態の差動増幅器における入力差動信号40の入力電圧と、出力端子45からの出力電流との関係を図2に示す。
曲線I−P1、I−P2、I−N1、I−N2は、それぞれMOSトランジスタP1、P2、N1、N2を流れる電流を表し、その総和が曲線I−total1で表す出力電流となる。
グラフ中央の「無信号出力状態」と指されているところでは、MOSトランジスタP1とN1がONとなっており、P2とN2はオフとなっているが、P1とN1を流れる電流が等しく、その差である出力電流I−total1はゼロとなっている。
しかし、従来例の差動増幅器では無信号出力状態では、大きなトランジスタP3,N3で小さなVONが与えられる状態となっており、本実施の形態の差動増幅器では無信号出力状態では、小さなトランジスタP1,N1で大きなVONが与えられる状態となっており、前述の「背景技術」において原理を説明したとおり、本実施の形態の方が無信号出力状態の消費電流の個体間バラツキが小さくなる。
以上、本発明を実施するための最良の形態について述べてきたが、本発明の差動増幅器を構成する素子、あるいは出力段回路を構成する駆動素子はMOSトランジスタで実現される場合のみならず、バイポーラトランジスタにより実現される物であっても良いし、MOSトランジスタとバイポーラトランジスタの混合により実現されるものであっても良い。
また、請求項4で述べられている素子サイズとは、素子の駆動能力のことを意図し、大きな素子とは大きな駆動力を有する素子ということである。MOSトランジスタの場合は、一例として電流通過方向のチャンネルの幅を「W」、電流通過方向のチャンネル長を「L」とするとW/Lという比率が大きい方が、駆動能力が大きくなるので素子サイズの大きな素子ということができる。
次に、このような本実施の形態の差動増幅器を、より具体的に実現した実施例を説明する。
図3は、本発明の第1の実施例による差動増幅器の回路構成図であり、上記の実施の形態の原理に基き図7に示した従来例の差動増幅器を改良したものである。
図3に示す差動増幅器は、MOSトランジスタQ51〜Q62及びコンデンサC5を備えて構成されており、出力段回路には閾値電圧の低いP型のトランジスタQ62と閾値電圧の高いP型のトランジスタQ60が並列接続され、また閾値電圧の低いN型のトランジスタQ61と閾値電圧の高いN型のトランジスタQ59が並列接続されている。無信号出力時はQ62とQ61がオン、Q60とQ59がオフとなるようになされている。出力段回路の無信号出力時の消費電流はQ62とQ61で少なく設定され、大信号駆動時はQ60あるいはQ59で大駆動電流を得ることができる。
また、無信号出力時に出力段回路でオンとなっているQ62とQ61に適切なバイアス電位を設定するために、Q54とQ62は同じ閾値電圧の素子となっており、Q57とQ61も同じ閾値電圧の素子となっている。
図4は、本発明の第2の実施例による差動増幅器の回路構成図であり、上記の実施の形態の原理に基き図8に示した従来例の差動増幅器を改良したものである。
図4に示す差動増幅器は、MOSトランジスタQ63〜Q89、コンデンサC6〜C8、及び抵抗器R2を備えて構成されており、出力段回路には閾値電圧の低いP型のトランジスタQ88と閾値電圧の高いP型のトランジスタQ89が並列接続され、また閾値電圧の低いN型のトランジスタQ86と閾値電圧の高いN型のトランジスタQ87が並列接続されている。無信号出力時はQ88とQ86がオン、Q89とQ87がオフとなるようになされている。出力段回路の無信号出力時の消費電流はQ88とQ86で少なく設定され、大信号駆動時はQ89あるいはQ87で大駆動電流を得ることができる。
また、無信号出力時に出力段回路でオンとなっているQ88とQ86に適切なバイアス電位を設定するために、Q77、Q78、Q88は同じ閾値電圧の素子となっており、Q80、Q81、Q86も同じ閾値電圧の素子となっている。
図5は、本発明の第3の実施例による差動増幅器の回路構成図であり、上記の実施の形態の原理に基き図9に示した従来例の差動増幅器を改良したものである。
図5に示す差動増幅器は、MOSトランジスタQ90〜Q106を備えて構成されており、出力段回路には閾値電圧の低いP型のトランジスタQ105と閾値電圧の高いP型のトランジスタQ106が並列接続され、また閾値電圧の低いN型のトランジスタQ103と閾値電圧の高いN型のトランジスタQ104が並列接続されており、無信号出力時はQ105とQ103がオン、Q106とQ104がオフとなるようになされている。出力段回路の無信号出力時の消費電流はQ105とQ103で少なく設定され、大信号駆動時はQ106あるいはQ104で大駆動電流を得ることができる。
また、無信号出力時に出力段回路でオンとなっているQ105とQ103に適切なバイアス電位を設定するために、Q100とQ105は同じ閾値電圧の素子となっている。
図6は、本発明の第4の実施例による差動増幅器の回路構成図であり、上記の第1の実施例の差動増幅器を改良したものである。
図6に示す差動増幅器は、MOSトランジスタQ107〜Q126とコンデンサC9,C10を備えて構成されており、出力段回路を2組有し、互いに相反する極性動作を行うことで全差動信号出力を得られるようになっている。このような差動増幅器と同等の回路は、全差動回路でも実現可能となっている。
OUT_Pを出力とする出力段回路には、閾値電圧の低いP型のトランジスタQ123と閾値電圧の高いP型のトランジスタQ124が並列接続され、また閾値電圧の低いN型のトランジスタQ125と閾値電圧の高いN型のトランジスタQ126が並列接続されている。
無信号出力時はQ123、Q125、Q110、Q108がオン、Q124、Q126、Q109、Q107がオフとなっている。出力段回路の無信号出力時の消費電流はQ123とQ125及びQ110とQ108で少なく設定され、大信号駆動時はQ124とQ107、あるいはQ126とQ109で大駆動電流を得ることができる。
なお、本例の全差動回路の場合、出力の動作中点電圧を適正に維持するため、動作中点電圧を検出し、バイアス電流を制御するいわゆるコモンモードフィードバック回路も用いることが可能である。
41 差動増幅段回路
42,43 内部信号
44 出力段回路
45 出力端子
46 第1の駆動素子
47 第2の駆動素子
VDD 正側電源
VSS 負側電源
P1,P2 P型のMOSトランジスタ
N1,N2 N型のMOSトランジスタ
I−P1 MOSトランジスタP1を流れる電流を表す曲線
I−P2 MOSトランジスタP2を流れる電流を表す曲線
I−P3 MOSトランジスタP3を流れる電流を表す曲線
I−P4 MOSトランジスタP4を流れる電流を表す曲線
I−total1 MOSトランジスタP1〜P4の電流の総和を表す曲線
Q51,Q52、Q55,Q56,Q57,Q59,Q61,Q63,Q64,Q65,Q66,Q67,Q68,Q69,Q74,Q75,Q76,Q80,Q81,Q82,Q86,Q87,Q90,Q91,Q95,Q97,Q98,Q101,Q103,Q104,Q107,Q108,Q114,Q115,Q116,Q117,Q118,Q121,Q125,Q126 N型のMOSトランジスタ
Q53,Q54,Q58,Q60,Q62,Q70,Q71,Q72,Q73,Q77,Q78,Q79,Q83,Q84,Q85,Q88,Q89,Q92,Q93,Q94,Q96,Q99,Q100,Q102,Q105,Q106,Q109,Q110,Q113,Q119,Q120,Q122,Q123,Q124 P型のMOSトランジスタ
C5〜C10 コンデンサ
R2 抵抗器
Claims (4)
- 入力される差動信号を増幅する差動増幅段回路と、この差動増幅段回路から出力される増幅信号に応じて動作する出力段回路とを有する差動増幅器において、
前記出力段回路は、
正側電源と当該出力段回路の出力端子との間に接続され、前記増幅信号に応じて電流駆動する第1の駆動回路と、
負側電源と当該出力段回路の出力端子との間に接続され、前記増幅信号に応じて電流駆動する第2の駆動回路とを備え、
前記第1及び第2の駆動回路の少なくとも1つは、各々閾値電圧が異なる2種類以上の能動素子が並列に接続されてなる
ことを特徴とする差動増幅器。 - 前記第1及び第2の駆動回路は、プッシュ・プル動作を行う
ことを特徴とする請求項1に記載の差動増幅器。 - 前記第1及び第2の駆動回路の少なくとも1つにおいて並列に接続されてなる2種類以上の能動素子の何れかが、前記出力端子における出力信号が無い無信号出力状態時に、オフの状態になっている
ことを特徴とする請求項1または請求項2に記載の差動増幅器。 - 前記第1及び第2の駆動回路の少なくとも1つにおいて並列に接続されてなる2種類以上の能動素子は、閾値電圧の絶対値の大きな能動素子の素子サイズが、閾値電圧の絶対値の小さな能動素子の素子サイズより大きくなされている
ことを特徴とする請求項1から3の何れか1項に記載の差動増幅器。
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