JP2010258902A

JP2010258902A - アナログ増幅回路を用いた出力回路

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Publication number: JP2010258902A
Application number: JP2009108338A
Authority: JP
Inventors: Koichi Nishimura; 浩一西村
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-04-27
Filing date: 2009-04-27
Publication date: 2010-11-11
Anticipated expiration: 2029-04-27
Also published as: JP5322758B2; CN101931373A; US8193865B2; CN101931373B; US20100271129A1

Abstract

【課題】アイドリング電流による静電保護抵抗の電圧降下の問題を回避しならが、出力特性を改善する。
【解決手段】出力回路が、アナログ増幅回路と、第１〜第ｎ出力ノードと、出力パッドと、第１〜第ｎ静電保護抵抗とを具備している。アナログ増幅回路は、入力電圧を受け取る差動増幅段と、第１〜第ｎ出力系統とを備えている。第１〜第ｎ出力系統のうちの第ｉ出力系統は（ｉは、１以上ｎ以下の任意の整数）、第１〜第ｎ出力ノードのうちの第ｉ出力ノードにドレインが接続され、ゲートが差動増幅段の第１出力に接続されたＰＭＯＳトランジスタと、第ｉ出力ノードにドレインが接続され、ゲートが差動増幅段の第２出力に接続されたＮＭＯＳトランジスタとを備えている。第１〜第ｎ静電保護抵抗は、それぞれ、第１〜第ｎ出力ノードと出力パッドの間に接続されている。
【選択図】図４

Description

本発明は、出力回路に関し、特に、アナログ増幅回路を用いた出力回路において、パッドに接続される静電保護抵抗の影響をできるだけ少なくする手法に関する。

一般的に、集積回路の出力回路では、出力段と出力パッド間に静電保護抵抗が直列に挿入される。もし、この静電保護抵抗を直列に挿入しない場合は、出力段のトランジスタのサイズを不必要に大きくしたり、出力トランジスタを静電保護用素子で構成したりしなければならない等、特別な工夫が必要であるからである。しかしながら、このように特別なことをすると寄生容量が増えたり、チップサイズが増えたり、所望の特性が実現出来ない等々の問題点が多々発生する。

出力段とパッド間に静電保護抵抗が直列に挿入される場合、その静電保護抵抗の抵抗値は、静電気から内部トランジスタを保護する目的で定められた基準を満たす範囲に設定される。静電保護抵抗は、一般的には、数十Ω〜数百Ωの抵抗値に設定される。この範囲より小さい抵抗値だとＭＩＬ規格（Military Standard）やＥＩＡＪ（Electronic
Industries Association of Japan）で決められた静電保護基準を満足することができない。

しかしながら、出力回路に静電保護抵抗を接続すると、出力特性が劣化してしまう。以下では、出力回路に静電保護抵抗を接続した場合の出力特性の劣化について議論する。

図１は、演算増幅器を使った出力回路の例を示す回路構成図である。図１の出力回路では、アナログ増幅回路１０１の出力と出力パッド１０２の間に、静電保護抵抗Ｒ_ＥＳＤが接続されている。アナログ増幅回路１０１は、差動増幅段１０３と出力段１０４とを備えている。出力段１０４は、ソースが正電源電圧（Ｖ_ＤＤ）の電源線に接続されたＰＭＯＳトランジスタＭＰ_１と、ソースが負電源電圧（Ｖ_ＳＳ）の電源線に接続されたＮＭＯＳトランジスタＭＮ_１とを備えている。差動増幅段１０３の２つの出力は、ＰＭＯＳトランジスタＭＰ_１とＮＭＯＳトランジスタＭＮ_１の各々のゲートに接続されている。静電保護抵抗Ｒ_ＥＳＤの一端は、ＰＭＯＳトランジスタＭＰ_１とＮＭＯＳトランジスタＭＮ_１の各々のドレインに共通接続され、他端が出力パッド１０２に接続されている。静電保護抵抗Ｒ_ＥＳＤの一端と差動増幅段１０３の反転入力端子とが接続され、これにより帰還をかけている。出力段１０４には、更に、位相補償容量Ｃ_Ｐ、Ｃ_Ｎが設けられている。位相補償容量Ｃ_Ｐ、Ｃ_Ｎの各々の一端がＰＭＯＳトランジスタＭＰ_１とＮＭＯＳトランジスタＭＮ_１の各々のドレインと共通接続され、位相補償容量Ｃ_Ｐ、Ｃ_Ｎの各々の他端が、差動増幅段１０３に接続されている。

尚、静電保護のためには、実際には静電保護抵抗Ｒ_ＥＳＤ以外にも静電保護ダイオード等も並列的に使用するのが一般的であるが、本発明と直接関係しないので、ここではその回路の図面への記載と、その説明を省略する

図１の回路構成では、ＰＭＯＳトランジスタＭＰ_１とＮＭＯＳトランジスタＭＮ_１の共通接続されたドレインがアナログ増幅回路１０１の出力となる。この出力から反転入力端子に帰還をかけているので、いわゆるボルテージフォロワ接続になり、正転入力端子に入力された電圧と同一の電圧がアナログ増幅回路１０１の出力に出力される。そして、アナログ増幅回路１０１の出力から出力された電圧が、最終的には静電保護抵抗Ｒ_ＥＳＤを介して出力パッド１０２に出力される。

図１の回路構成では、静電保護抵抗Ｒ_ＥＳＤの影響で出力波形が劣化する。アナログ増幅回路１０１の正転入力端子に矩形波を入力した場合の出力波形を、静電保護抵抗Ｒ_ＥＳＤの値を変えてプロットしたのが図２である。この図２からわかるように静電保護抵抗Ｒ_ＥＳＤの値が大きくなるにつれて出力波形が鈍ってくる様子がわかる。理想的にはこの静電保護抵抗Ｒ_ＥＳＤの値がゼロの時に特性が最良になるが、実際には基準を満たすように決められた抵抗値の静電保護抵抗Ｒ_ＥＳＤを挿入しなければならないので、静電保護抵抗Ｒ_ＥＳＤによって出力特性が制限されてしまう。

一方で、ディジタル回路の出力回路について静電保護抵抗の影響を低減させることを目的とする技術が、特開２００１−３５８３００号公報（特許文献１）に開示されている。図３を参照して、この公報に記載された出力回路を説明する。図３の出力回路は、ｎ個のＰＭＯＳトランジスタＭＰ_１〜ＭＰ_ｎと、ｎ個のＮＭＯＳトランジスタＭＮ_１〜ＭＮ_ｎと、ＰＭＯＳ用静電保護抵抗Ｒ_Ｐ１〜Ｒ_Ｐｎと、ＮＭＯＳ用静電保護抵抗Ｒ_Ｎ１〜Ｒ_Ｎｎと、内部回路１０５と、出力端子パッド１０６と、インバータ１０７とを備えている。ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_ｎは、各々のソースが正電源電圧（Ｖ_ＤＤ）の電源線に共通接続されており、また、ＮＭＯＳ用静電保護抵抗Ｒ_Ｎ１〜Ｒ_Ｎｎは、各々のソースが負電源電圧（Ｖ_ＳＳ）の電源線に共通接続されている。インバータ１０７は、その入力が出力端子パッド１０６に接続され、出力が内部回路１０５に接続されている。ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_ｎの各々のゲートとＮＭＯＳトランジスタＭＮ_１〜ＭＮ_ｎの各々のゲートは、内部回路１０５の出力に共通に接続されている。また、ＰＭＯＳ用静電保護抵抗Ｒ_Ｐ１〜Ｒ_Ｐｎは、ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_ｎのドレインと出力端子パッド１０６との間に接続され、ＮＭＯＳ用静電保護抵抗Ｒ_Ｎ１〜Ｒ_Ｎｎは、ＮＭＯＳトランジスタＭＮ_１〜ＭＮ_ｎのドレインと出力端子パッド１０６との間に接続されている。

図３を参照すると、ＰＭＯＳ用静電保護抵抗Ｒ_Ｐ１〜Ｒ_Ｐｎと、ＮＭＯＳ用静電保護抵抗Ｒ_Ｎ１〜Ｒ_Ｎｎは、静電気サージからＭＯＳトランジスタの破壊を防ぐために挿入されるもので、デバイスプロセスにもよるが、その抵抗値は通常数十Ω〜数百Ω程度である。静電保護抵抗Ｒ_Ｐ１〜Ｒ_Ｐｎ、Ｒ_Ｎ１〜Ｒ_Ｎｎの実際の抵抗値は、各デバイスプロセスの実力値にもより様々であるが、基準を満たす抵抗値に設定する必要がある。上述のように静電保護抵抗において発生する電圧降下は出力回路の特性劣化の原因になるが、図３に示すように複数個のＭＯＳトランジスタを並列接続することにより、流れる電流をｎ個の静電保護抵抗に分散化することが可能である。すなわち１個の静電保護抵抗に流れる電流は、本来の電流の１／ｎになる。これにより各静電保護抵抗に流れる電流による電圧降下も１／ｎになり、ひいては出力回路の特性劣化を防止することができる。

特開２００１−３５８３００号公報

図３の回路はディジタル回路における出力回路への適用例であって、アナログ回路の出力回路においては、図３の回路構成のままでは不都合が起こる。具体的には、アナログ回路の出力段にはアイドリング電流と呼ばれる常時流れる電流が流れている。これは図３でいうのであれば、例えばＰＭＯＳトランジスタＭＰ_１のドレインからＮＭＯＳトランジスタＭＮ_１のドレインに流れる電流である。このアイドリング電流はアナログ回路特有のもので、帰還増幅器の位相余裕をとるためには必須のものである。図３の例をアナログ回路に適用した場合は、このアイドリング電流による静電保護抵抗の電圧降下が問題となり、所望の出力特性が得られないという問題がある。

本発明の一の観点において、出力回路が、アナログ増幅回路と、第１〜第ｎ出力ノードと、出力パッドと、第１〜第ｎ静電保護抵抗とを具備している。ここで、ｎは２以上の自然数である。アナログ増幅回路は、入力電圧を受け取る差動増幅段と、第１〜第ｎ出力系統とを備えている。第１〜第ｎ出力系統のうちの第ｉ出力系統は（ｉは、１以上ｎ以下の任意の整数）、第１〜第ｎ出力ノードのうちの第ｉ出力ノードにドレインが接続され、ゲートが差動増幅段の第１出力に接続されたＰＭＯＳトランジスタと、第ｉ出力ノードにドレインが接続され、ゲートが差動増幅段の第２出力に接続されたＮＭＯＳトランジスタとを備えている。第１〜第ｎ静電保護抵抗は、それぞれ、第１〜第ｎ出力ノードと出力パッドの間に接続されている。このような構成によれば、見かけの出力抵抗を下げることができ、ひいては出力波形の劣化の程度を改善することができる。

ボルテッジフォロアを構成する場合、一実施形態では、当該出力回路に第１〜第ｎ帰還抵抗が設けられ、第１〜第ｎ帰還抵抗が、それぞれ、第１〜第ｎ出力ノードと差動増幅段の反転入力端子との間に接続される。その代わりに、出力パッドと反転入力端子とが第（ｎ＋１）静電保護抵抗を介して接続されてもよい。

本発明によれば、アイドリング電流による静電保護抵抗の電圧降下の問題を回避しならが、出力特性を改善することができる。

従来の出力回路の構成を示す回路図である。出力電圧波形と静電保護抵抗の抵抗値との関係を示すグラフである。従来のディジタル回路における出力回路の構成を示す回路図である。本発明の第１の実施形態の出力回路の構成を示す回路図である。本発明の出力回路と従来技術の出力回路の出力特性を比較するグラフである。本発明の第２の実施形態の出力回路の構成を示す回路図である。本発明の第３の実施形態の出力回路の構成を示す回路図である。

（第１の実施形態）
図４は、本発明の第１の実施形態における出力回路の構成の例を示す回路図である。図４の出力回路は、アナログ増幅回路１と、出力パッド２と、静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２と、帰還抵抗Ｒ_１、Ｒ_２とを備えている。

アナログ増幅回路１は、差動増幅段３と出力段４とを備えている。この出力段４は２つの出力系統：ＰＭＯＳトランジスタＭＰ_１とＮＭＯＳトランジスタＭＮ_１とからなる出力系統と、ＰＭＯＳトランジスタＭＰ_２とＮＭＯＳトランジスタＭＮ_２とからなる出力系統を備えている。本実施形態では、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２は、Ｗ／Ｌ比が同一であり、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２もＷ／Ｌ比が同一である。即ち、ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２は、同一の駆動能力を持っており、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２は、同一の駆動能力を持っている。

ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２のソースは、正電源電圧Ｖ_ＤＤを有する電源線に共通に接続され、ゲートは差動増幅段３の出力に共通に接続されている。同様に、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２のソースは負電源電圧Ｖ_ＳＳを有する電源線に共通に接続され、ゲートは差動増幅段３のもう一つの出力に共通に接続されている。出力段４のＰＭＯＳトランジスタＭＰ_１とＮＭＯＳトランジスタＭＮ_１の各々のドレインは、アナログ増幅回路１の出力ノードＮ_ＯＵＴ１に共通接続されており、ＰＭＯＳトランジスタＭＰ_２とＮＭＯＳトランジスタＭＮ_２の各々のドレインは、出力ノードＮ_ＯＵＴ２に共通接続されている。

静電保護抵抗Ｒ_ＥＳＤ１は、アナログ増幅回路１の出力ノードＮ_ＯＵＴ１と出力パッド２の間に接続されており、静電保護抵抗Ｒ_ＥＳＤ２は、出力ノードＮ_ＯＵＴ２と出力パッド２の間に接続されている。本実施形態では，静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２の抵抗値は同一である。また、帰還抵抗Ｒ_１は、出力ノードＮ_ＯＵＴ１と差動増幅段３の反転入力端子の間に接続され、帰還抵抗Ｒ_２は、出力ノードＮ_ＯＵＴ２と差動増幅段３の反転入力端子の間に接続される。このような接続によれば、帰還抵抗Ｒ_１、Ｒ_２は、それぞれの一端が差動増幅段３の反転入力端子に共通に接続されていることになる。本実施形態では、帰還抵抗Ｒ_１、Ｒ_２の抵抗値は同一である。

出力段４は、更に、Ｐ側位相補償容量Ｃ_１Ｐ、Ｃ_２Ｐと、Ｎ側位相補償容量Ｃ_１Ｎ、Ｃ_２Ｎを備えている。Ｐ側位相補償容量Ｃ_１ＰとＮ側位相補償容量Ｃ_１Ｎの各々の一端は、出力ノードＮ_ＯＵＴ１に共通に接続される。同様に、Ｐ側位相補償容量Ｃ_２ＰとＮ側位相補償容量Ｃ_２Ｎの各々の一端は、出力ノードＮ_ＯＵＴ２に共通に接続される。そして、Ｐ側位相補償容量Ｃ_１Ｐ、Ｃ_２Ｐの他端は、差動増幅段３に共通に接続される。同様に、Ｎ側位相補償容量Ｃ_１ＮとＮ側位相補償容量Ｃ_２Ｎの他端は、差動増幅段３に共通に接続される。

以下では、図４の集積回路の動作を説明する。ＰＭＯＳトランジスタＭＰ_１、ＭＰ_２の駆動能力が同一で、ＮＭＯＳトランジスタＭＮ_１、ＭＮ_２の駆動能力が同一で、且つ、静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２の抵抗値が同一であるなら、出力ノードＮ_ＯＵＴ１、Ｎ_ＯＵＴ２は同電位になる。

静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２の抵抗値が同一で、且つ、帰還抵抗Ｒ_１、Ｒ_２の抵抗値が同一であり、且つ、差動増幅段３の正転入力端子と反転入力端子はイマジナリショートの関係にあるから、正転入力端子と反転入力端子は同電位となる。すなわち帰還抵抗Ｒ_１、Ｒ_２の共通接続点と正転入力端子への入力電圧が等しくなる。ここで、素子バラつきがなければ、帰還抵抗Ｒ_１、Ｒ_２には電流が流れない。また、上述のように、出力ノードＮ_ＯＵＴ１、Ｎ_ＯＵＴ２は同電位になる。また、静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２には同じ電流が流れるのでパッドから流れる電流は、これら２系統の出力に分流することになる。すなわちパッドから出力される電流の半分ずつが出力ノードＮ_ＯＵＴ１、Ｎ_ＯＵＴ２から供給されることになる。これにより、従来例に比べ静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２に流れる電流は必要な出力電流の半分となる。これにより、出力過渡応答波形の改善ができる。

その改善効果を示したのが、図５である。図５は従来例の図１と本願発明の図４とにおける回路をシミュレーションして重ね合わせたグラフである。スルーレートで決まる立ち上がりと立ち下がり波形の部分はほとんど変化ないが、いわゆる波形の肩のところは出力抵抗値（この場合は静電保護抵抗値）で波形形状が決まることは前述した通り（図２参照）である。この図５を参照すると、従来回路に比べ、出力の過渡特性が改善できていることがわかる。図的にはあまり効果がないようにもみえるが、出力振幅の０．５％／９９．５％の値でみれば２０％程度の改善効果がでることが確認できた。

加えて、本実施形態の出力回路の構成では、オフセット電圧が発生しにくい。その理由は、下記のとおりである：本実施形態の出力回路では、ボルテージフォロワ接続（即ち、反転入力端子と出力とを共通接続することにより帰還をかける構成）が採用されている。これにより、正転入力端子に入力された入力電圧Ｖ_ｉｎと出力電圧Ｖ_ｏｕｔは等しくなり、
Ｖ_ｏｕｔ＝Ｖ_ｉｎ
となる。本実施形態の出力回路では、帰還経路に帰還抵抗Ｒ_１、Ｒ_２が設けられている。仮に、ＭＯＳトランジスタの素子バラツキのために出力ノードＮ_ＯＵＴ１、Ｎ_ＯＵＴ２間に電位差が生じた場合、帰還抵抗Ｒ_１、Ｒ_２の間に電流が流れる。ここで帰還抵抗Ｒ_１、Ｒ_２の抵抗値が同一で、静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２の抵抗値が同一であれば、出力ノードＮ_ＯＵＴ１、Ｎ_ＯＵＴ２の間に電圧が生じても、差動増幅段３の反転入力端子に接続されている帰還抵抗Ｒ_１、Ｒ_２の共通接続点と出力パッド２に接続されている静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２の共通接続点は同じ電位になる。すなわち、入力電圧と出力パッド２に出力される電圧は等しくなる。これは、オフセット電圧が発生しないことを意味する。

（第２の実施形態）
図６は、第２の実施形態における出力回路の構成を示す回路図である。図６の回路構成は、図４の回路構成を一般化したもので、ｎ個の出力系統を有している。図４の回路構成は、図６において、ｎ＝２の例である。

詳細には、第２の実施形態では、アナログ増幅回路１の出力段４が、ｎ個のＰＭＯＳトランジスタＭＰ_１〜ＭＰ_ｎとｎ個のＮＭＯＳトランジスタＭＮ_１〜ＭＮ_ｎとを備えており、これらのＭＯＳトランジスタによってｎ個の出力系統が構成されている。ＰＭＯＳトランジスタＭＰ_１〜ＭＰ_ｎの各々のソースは正電源電圧Ｖ_ＤＤを有する電源線に共通に接続され、各々のゲートは共通接続されて差動増幅段３の出力に接続されている。一方、ＮＭＯＳトランジスタＭＮ_１〜ＭＮ_ｎの各々のソースは共通接続されて負電源電圧Ｖ_ＳＳを有する電源線に接続され、各々のゲートは共通接続されて差動増幅段３のもう一つの出力に接続されている。そして第ｉ番目のＰＭＯＳトランジスタＭＰ_ｉと第ｉ個目のＮＭＯＳトランジスタＭＮ_ｉの各々のドレインは、出力ノードＮ_ＯＵＴｉに接続されている。第ｉ番目の静電保護抵抗Ｒ_ＥＳＤｉは、出力パッド２と出力ノードＮ_ＯＵＴｉの間に接続される。即ち、静電保護抵抗Ｒ_ＥＳＤ１〜Ｒ_ＥＳＤｎは、それぞれの一端が出力パッド２に共通に接続されることになる。帰還抵抗Ｒ_ｉは、出力ノードＮ_ＯＵＴｉと差動増幅段３の反転入力端子に接続されている。即ち、帰還抵抗Ｒ_１〜Ｒ_ｎのそれぞれの一端は、差動増幅段３の反転入力端子に共通に接続される。差動増幅段３の正転入力端子には入力電圧が入力される。

出力段４は、更に、ｎ個のＰ側位相補償容量Ｃ_Ｐ１〜Ｃ_Ｐｎと、ｎ個のＮ側位相補償容量Ｃ_Ｎ１〜Ｃ_Ｎｎとを備えている。第ｉ番目のＰ側位相補償容量Ｃ_Ｐｉと第ｉ番目のＮ側位相補償容量Ｃ_Ｎｉの各々の一端は、出力ノードＮ_ＯＵＴｉに接続されている。一方、Ｐ側位相補償容量Ｃ_１Ｐ〜Ｃ_ｎＰの他端は、共通に接続された上で差動増幅段３に接続され、同様にＮ側位相補償容量Ｃ_１Ｎ〜Ｃ_ｎＮの他端は、共通に接続された上で差動増幅段３に接続される。

図６の出力回路の動作は、基本的な考え方は図４と全く同じである。図６の出力回路では、ｎの数を増やせば増やすほど、各静電保護抵抗の抵抗値を小さくすることができる。すなわち図２からも理解されるように、出力抵抗が小さくなることから、出力波形は理想に近づく。

（第３の実施形態）
図７を参照して、第３の実施形態における出力回路の構成を説明する。第３の実施形態の出力回路では、帰還点が、第１の実施形態（図４参照）から変更される。詳細には、図４において帰還抵抗Ｒ_１、Ｒ_２を削除し、その代わりに、差動増幅段３の反転入力端子と出力パッド２の間に接続された第３の静電保護抵抗Ｒ_ＥＳＤ３が設けられる。これ以外の構成は、第１の実施形態（図４）と全く同一である。なお、図６の出力回路に対しても、帰還抵抗Ｒ_１〜Ｒ_ｎを削除して第３の静電保護抵抗Ｒ_ＥＳＤ３の一端を差動増幅段３の反転入力端子に接続し、第３の静電保護抵抗Ｒ_ＥＳＤ３の他端を出力パッド２に接続する構成も可能であることに留意されたい。

以下では、第３の実施形態の出力回路の動作を説明する。第３の実施形態の出力回路では、帰還点を変更することにより、静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２の影響が限りなく低減されている。すなわち、静電保護抵抗Ｒ_ＥＳＤ１、Ｒ_ＥＳＤ２を帰還ループ内に入れることにより、静電保護抵抗分も含めた出力インピーダンスが１／（μβ）倍に圧縮される；ここで、μはアナログ増幅回路１の利得、βは帰還率であり、ボルテージフォロワの帰還率は１のため、この場合はβ＝１となる。アナログ増幅回路１の利得が十分に高ければ、出力パッド２からみた直流インピーダンスは、ほぼゼロとなる。また、静電保護抵抗Ｒ_ＥＳＤ３には電流が流れないので、入力された入力電圧と出力パッド２に出力される出力電圧は同じ電位となる。この時、差動増幅段３の反転入力端子については、静電保護抵抗Ｒ_ＥＳＤ３によって静電保護基準を満足させる。これ以外の動作に関しては、前述の第１の実施形態及び第２の実施形態と全く同じであるのでその説明を省略する。

以上には、本発明の実施形態が様々に記載されているが、本発明は、上記の実施形態に限定して解釈してはならない。本発明は、当業者には自明的な様々な変更が可能であることに留意されたい。

１：アナログ増幅回路
２：出力パッド
３：差動増幅段
４：出力段
１０１：アナログ増幅回路
１０２：出力パッド
１０３：差動増幅段
１０４：出力段
１０５：内部回路
１０６：出力端子パッド
１０７：インバータ

Claims

入力電圧を受け取る差動増幅段と第１〜第ｎ出力系統とを備えるアナログ増幅回路と（ｎは２以上の自然数）、
第１〜第ｎ出力ノードと、
出力パッドと、
第１〜第ｎ静電保護抵抗
とを具備し、
前記第１〜第ｎ出力系統のうちの第ｉ出力系統は（ｉは、１以上ｎ以下の任意の整数）、
前記第１〜第ｎ出力ノードのうちの前記第ｉ出力ノードにドレインが接続され、ゲートが前記差動増幅段の第１出力に接続されたＰＭＯＳトランジスタと、
前記第ｉ出力ノードにドレインが接続され、ゲートが前記差動増幅段の第２出力に接続されたＮＭＯＳトランジスタ
とを備え、
前記第１〜第ｎ静電保護抵抗が、それぞれ、前記第１〜第ｎ出力ノードと前記出力パッドの間に接続された
出力回路。
請求項１に記載の出力回路であって、
更に、第１〜第ｎ帰還抵抗を具備し、
前記差動増幅段は、
前記入力電圧が入力される正転入力端子と、
反転入力端子
とを有しており、
前記第１〜第ｎ帰還抵抗が、それぞれ、前記第１〜第ｎ出力ノードと前記反転入力端子との間に接続された
出力回路。
請求項１又は２に記載の出力回路であって、
更に、
第１〜第ｎＰ側位相補償容量と、
第１〜第ｎＮ側位相補償容量
とを具備し、
前記第１〜第ｎＰ側位相補償容量の一端は、それぞれ、前記第１〜第ｎ出力ノードに接続され、
前記第１〜第ｎＮ側位相補償容量の一端は、それぞれ、前記第１〜第ｎ出力ノードに接続され、
前記第ｉＰ側位相補償容量と前記第ｉＮ型位相補償容量の他端は共通に接続された上で前記差動増幅段に接続された
出力回路。
請求項１に記載の出力回路であって、
更に、第（ｎ＋１）静電保護抵抗を具備し、
前記差動増幅段は、
前記入力電圧が入力される正転入力端子と、
反転入力端子
とを有しており、
前記第（ｎ＋１）静電保護抵抗は、前記出力パッドと前記反転入力端子の間に接続された
出力回路。