JP2001358300A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】
【課題】 静電気等によるＭＯＳトランジスタのゲート
酸化膜の破壊を防止する保護回路を備えた半導体集積回
路装置において、出力回路の特性を変えずに、保護回路
を構成する保護用トランジスタの破壊を有効に防止する
こと。 【解決手段】 マスタースライス方式のＩ／Ｏ回路にお
いて、内部回路２０に対する保護回路を、ＰチャネルＭ
ＯＳトランジスタ２１、抵抗素子２５，２６およびＮチ
ャネルＭＯＳトランジスタ２２よりなる保護素子列２を
複数並列に接続可能な状態で配置し、所望の駆動能力に
応じて適当数の保護素子列２を並列に接続する。
酸化膜の破壊を防止する保護回路を備えた半導体集積回
路装置において、出力回路の特性を変えずに、保護回路
を構成する保護用トランジスタの破壊を有効に防止する
こと。 【解決手段】 マスタースライス方式のＩ／Ｏ回路にお
いて、内部回路２０に対する保護回路を、ＰチャネルＭ
ＯＳトランジスタ２１、抵抗素子２５，２６およびＮチ
ャネルＭＯＳトランジスタ２２よりなる保護素子列２を
複数並列に接続可能な状態で配置し、所望の駆動能力に
応じて適当数の保護素子列２を並列に接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にマスタースライス方式の半導体集積回路
装置のＩ／Ｏ回路に適用して有用な技術に関する。
置に関し、特にマスタースライス方式の半導体集積回路
装置のＩ／Ｏ回路に適用して有用な技術に関する。
【０００２】一般に、ＣＭＯＳで構成された半導体集積
回路装置では、Ｉ／Ｏ回路を静電破壊から保護するため
に保護回路が設けられている。この保護回路をＣＭＯＳ
トランジスタで構成した場合、保護回路のＭＯＳトラン
ジスタが静電気により破壊されるおそれがあるため、保
護回路のＭＯＳトランジスタを保護する素子がさらに必
要となる。
回路装置では、Ｉ／Ｏ回路を静電破壊から保護するため
に保護回路が設けられている。この保護回路をＣＭＯＳ
トランジスタで構成した場合、保護回路のＭＯＳトラン
ジスタが静電気により破壊されるおそれがあるため、保
護回路のＭＯＳトランジスタを保護する素子がさらに必
要となる。
【０００３】
【従来の技術】図２３は、従来の保護回路を備えたＩ／
Ｏ回路を示す回路図である。このＩ／Ｏ回路は、Ｐチャ
ネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトラン
ジスタ１２および入力バッファ１３により構成されてい
る。ＰチャネルＭＯＳトランジスタ１１のゲート端子と
ＮチャネルＭＯＳトランジスタ１２のゲート端子には内
部回路１０の出力信号が供給される。
Ｏ回路を示す回路図である。このＩ／Ｏ回路は、Ｐチャ
ネルＭＯＳトランジスタ１１、ＮチャネルＭＯＳトラン
ジスタ１２および入力バッファ１３により構成されてい
る。ＰチャネルＭＯＳトランジスタ１１のゲート端子と
ＮチャネルＭＯＳトランジスタ１２のゲート端子には内
部回路１０の出力信号が供給される。
【０００４】ＰチャネルＭＯＳトランジスタ１１のドレ
イン端子とＮチャネルＭＯＳトランジスタ１２のドレイ
ン端子は、信号線１８を介してパッド１９に共通接続さ
れている。ＰチャネルＭＯＳトランジスタ１１のソース
端子およびＮチャネルＭＯＳトランジスタ１２のソース
端子には、それぞれ第１の電源電圧ＶＤＤおよび第２の
電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）が印可されている。
入力バッファ１３の入力端子および出力端子は、それぞ
れパッド１９および内部回路１０に接続されている。
イン端子とＮチャネルＭＯＳトランジスタ１２のドレイ
ン端子は、信号線１８を介してパッド１９に共通接続さ
れている。ＰチャネルＭＯＳトランジスタ１１のソース
端子およびＮチャネルＭＯＳトランジスタ１２のソース
端子には、それぞれ第１の電源電圧ＶＤＤおよび第２の
電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）が印可されている。
入力バッファ１３の入力端子および出力端子は、それぞ
れパッド１９および内部回路１０に接続されている。
【０００５】図２３に示す構成のＩ／Ｏ回路の作用につ
いて説明する。たとえば、第１の電源電圧ＶＤＤを基準
電位として、静電気等により第１の電源電圧ＶＤＤ以上
の過大な高電圧がパッド１９に印可されたとする。その
場合、ＰチャネルＭＯＳトランジスタ１１の図示しない
寄生ダイオードおよびＰチャネルＭＯＳトランジスタ１
１がオン状態となる。それによって、入力された過大な
高電圧は第１の電源電圧ＶＤＤに制限されて内部回路１
０に入力される。
いて説明する。たとえば、第１の電源電圧ＶＤＤを基準
電位として、静電気等により第１の電源電圧ＶＤＤ以上
の過大な高電圧がパッド１９に印可されたとする。その
場合、ＰチャネルＭＯＳトランジスタ１１の図示しない
寄生ダイオードおよびＰチャネルＭＯＳトランジスタ１
１がオン状態となる。それによって、入力された過大な
高電圧は第１の電源電圧ＶＤＤに制限されて内部回路１
０に入力される。
【０００６】一方、たとえば第２の電源電圧ＶＳＳを基
準電位として、それよりも負方向に過大な高電圧がパッ
ド１９に印可された場合も同様である。すなわち、その
場合には、ＮチャネルＭＯＳトランジスタ１２の図示し
ない寄生ダイオードおよびＮチャネルＭＯＳトランジス
タ１２がオン状態となる。それによって、内部回路１０
に印可される電圧は第２の電源電圧ＶＳＳとなる。
準電位として、それよりも負方向に過大な高電圧がパッ
ド１９に印可された場合も同様である。すなわち、その
場合には、ＮチャネルＭＯＳトランジスタ１２の図示し
ない寄生ダイオードおよびＮチャネルＭＯＳトランジス
タ１２がオン状態となる。それによって、内部回路１０
に印可される電圧は第２の電源電圧ＶＳＳとなる。
【０００７】このように、ＰチャネルＭＯＳトランジス
タ１１とＮチャネルＭＯＳトランジスタ１２は、内部回
路１０に第１の電源電圧ＶＤＤを超える過大な電圧、ま
たは第２の電源電圧ＶＳＳを負方向に超える過大な電圧
が印可されるのを防ぐ保護回路として動作する。
タ１１とＮチャネルＭＯＳトランジスタ１２は、内部回
路１０に第１の電源電圧ＶＤＤを超える過大な電圧、ま
たは第２の電源電圧ＶＳＳを負方向に超える過大な電圧
が印可されるのを防ぐ保護回路として動作する。
【０００８】また、図２３に示す構成の回路では、パッ
ド１９に接続された信号線１８と、ＰチャネルＭＯＳト
ランジスタ１１のドレイン端子、またはＮチャネルＭＯ
Ｓトランジスタ１２のドレイン端子との間には、それぞ
れ図示しない寄生抵抗がある。この寄生抵抗は、パッド
１９に、第１の電源電圧ＶＤＤよりも正方向に過大な電
圧が印可されたときに、ＰチャネルＭＯＳトランジスタ
１１およびその寄生ダイオードに直接、過大レベルの入
力電圧が印加されるのを防ぐ保護素子として機能する。
ド１９に接続された信号線１８と、ＰチャネルＭＯＳト
ランジスタ１１のドレイン端子、またはＮチャネルＭＯ
Ｓトランジスタ１２のドレイン端子との間には、それぞ
れ図示しない寄生抵抗がある。この寄生抵抗は、パッド
１９に、第１の電源電圧ＶＤＤよりも正方向に過大な電
圧が印可されたときに、ＰチャネルＭＯＳトランジスタ
１１およびその寄生ダイオードに直接、過大レベルの入
力電圧が印加されるのを防ぐ保護素子として機能する。
【０００９】この保護素子がない場合には、Ｐチャネル
ＭＯＳトランジスタ１１およびその寄生ダイオードに直
接、過大レベルの入力電圧が印加されてしまい、それに
よってリーク電流が流れてＩＣが劣化してしまう。パッ
ド１９に、第２の電源電圧ＶＳＳよりも負方向に過大な
電圧が印可された場合も同様である。すなわち、寄生抵
抗によりＮチャネルＭＯＳトランジスタ１２およびその
寄生ダイオードに直接、過大レベルの入力電圧が印加さ
れるのを防いでいる。
ＭＯＳトランジスタ１１およびその寄生ダイオードに直
接、過大レベルの入力電圧が印加されてしまい、それに
よってリーク電流が流れてＩＣが劣化してしまう。パッ
ド１９に、第２の電源電圧ＶＳＳよりも負方向に過大な
電圧が印可された場合も同様である。すなわち、寄生抵
抗によりＮチャネルＭＯＳトランジスタ１２およびその
寄生ダイオードに直接、過大レベルの入力電圧が印加さ
れるのを防いでいる。
【００１０】しかしながら、近年、ＩＣの急激な微細化
または高速化を図るため、シリサイドプロセスの適用に
より、トランジスタのソースまたはドレインの寄生抵抗
は小さく抑えられている。そのため、寄生抵抗の大きさ
が、ＰチャネルＭＯＳトランジスタ１１またはＮチャネ
ルＭＯＳトランジスタ１２のゲート酸化膜を保護するに
は十分でなくなってきている。
または高速化を図るため、シリサイドプロセスの適用に
より、トランジスタのソースまたはドレインの寄生抵抗
は小さく抑えられている。そのため、寄生抵抗の大きさ
が、ＰチャネルＭＯＳトランジスタ１１またはＮチャネ
ルＭＯＳトランジスタ１２のゲート酸化膜を保護するに
は十分でなくなってきている。
【００１１】そこで、近時のＩ／Ｏ回路では、図２４に
示すように、信号線１８と、ＰチャネルＭＯＳトランジ
スタ１１のドレイン端子、またはＮチャネルＭＯＳトラ
ンジスタ１２のドレイン端子との間に、ゲートと同じポ
リシリコンにより作製された抵抗１５，１６が挿入され
ている。これらの抵抗１５，１６の大きさは数十Ω程度
である。
示すように、信号線１８と、ＰチャネルＭＯＳトランジ
スタ１１のドレイン端子、またはＮチャネルＭＯＳトラ
ンジスタ１２のドレイン端子との間に、ゲートと同じポ
リシリコンにより作製された抵抗１５，１６が挿入され
ている。これらの抵抗１５，１６の大きさは数十Ω程度
である。
【００１２】
【発明が解決しようとする課題】しかしながら、特に駆
動能力の大きいＩ／Ｏ回路において数十Ω程度の抵抗１
５，１６を挿入すると、それらの抵抗１５，１６を流れ
る電流による電圧降下によってパッド１９からの出力レ
ベルが変化してしまい、出力特性の劣化を招くという問
題点がある。たとえば、抵抗１５，１６の抵抗値が５０
Ωで、かつ出力１２ｍＡの電流を流す出力回路の場合に
は、その電圧降下による出力レベルの変動量は１．２Ｖ
にもなってしまう。そのため、このような保護回路を有
するＩ／Ｏ回路では、それにつながる別の回路を駆動す
る場合、不利な特性となってしまう。
動能力の大きいＩ／Ｏ回路において数十Ω程度の抵抗１
５，１６を挿入すると、それらの抵抗１５，１６を流れ
る電流による電圧降下によってパッド１９からの出力レ
ベルが変化してしまい、出力特性の劣化を招くという問
題点がある。たとえば、抵抗１５，１６の抵抗値が５０
Ωで、かつ出力１２ｍＡの電流を流す出力回路の場合に
は、その電圧降下による出力レベルの変動量は１．２Ｖ
にもなってしまう。そのため、このような保護回路を有
するＩ／Ｏ回路では、それにつながる別の回路を駆動す
る場合、不利な特性となってしまう。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであって、出力回路の特性を変えることなく、静電気
等によるゲート酸化膜の破壊を防止するための保護回路
の保護用トランジスタの破壊を有効に防止することがで
きる半導体集積回路装置を提供することを目的とする。
のであって、出力回路の特性を変えることなく、静電気
等によるゲート酸化膜の破壊を防止するための保護回路
の保護用トランジスタの破壊を有効に防止することがで
きる半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体集積回路装置は、マスタース
ライス方式のＩ／Ｏ回路において、内部回路に対する保
護回路を、ＰチャネルＭＯＳトランジスタ、抵抗素子お
よびＮチャネルＭＯＳトランジスタよりなる保護素子列
を複数並列に接続可能な状態で配置し、所望の駆動能力
に応じて適当数の保護素子列を並列に接続するようにし
たものである。
め、本発明にかかる半導体集積回路装置は、マスタース
ライス方式のＩ／Ｏ回路において、内部回路に対する保
護回路を、ＰチャネルＭＯＳトランジスタ、抵抗素子お
よびＮチャネルＭＯＳトランジスタよりなる保護素子列
を複数並列に接続可能な状態で配置し、所望の駆動能力
に応じて適当数の保護素子列を並列に接続するようにし
たものである。
【００１５】図１は、本発明にかかる半導体集積回路装
置の原理を示す回路図である。この半導体集積回路装置
は、マスタースライス方式のＩ／Ｏ回路であり、内部回
路２０とパッド２９との間に複数の保護素子列２，２，
・・・が配置された構成となっている。そして、このＩ
／Ｏ回路では、所望の駆動能力を得るために、配線の接
続パターンを変更して適当数の保護素子列２，２，・・
・を並列に接続することができるようになっている。図
１には、適当数の保護素子列２，２，・・・が並列に接
続された状態が示されている。なお、図１おいて符号２
３は入力バッファである。
置の原理を示す回路図である。この半導体集積回路装置
は、マスタースライス方式のＩ／Ｏ回路であり、内部回
路２０とパッド２９との間に複数の保護素子列２，２，
・・・が配置された構成となっている。そして、このＩ
／Ｏ回路では、所望の駆動能力を得るために、配線の接
続パターンを変更して適当数の保護素子列２，２，・・
・を並列に接続することができるようになっている。図
１には、適当数の保護素子列２，２，・・・が並列に接
続された状態が示されている。なお、図１おいて符号２
３は入力バッファである。
【００１６】各保護素子列２の構成は同じである。保護
素子列２は、ＰチャネルＭＯＳトランジスタ２１、２個
の抵抗素子２５，２６およびＮチャネルＭＯＳトランジ
スタ２２を備えている。ＰチャネルＭＯＳトランジスタ
２１のソース端子は、第１の電源電圧ＶＤＤを供給する
第１の電源電圧端子に接続される。ＰチャネルＭＯＳト
ランジスタ２１のゲート端子は、内部回路２０の出力端
子に接続される。ＰチャネルＭＯＳトランジスタ２１の
ドレイン端子は、第１の抵抗素子２５の一端に接続され
る。
素子列２は、ＰチャネルＭＯＳトランジスタ２１、２個
の抵抗素子２５，２６およびＮチャネルＭＯＳトランジ
スタ２２を備えている。ＰチャネルＭＯＳトランジスタ
２１のソース端子は、第１の電源電圧ＶＤＤを供給する
第１の電源電圧端子に接続される。ＰチャネルＭＯＳト
ランジスタ２１のゲート端子は、内部回路２０の出力端
子に接続される。ＰチャネルＭＯＳトランジスタ２１の
ドレイン端子は、第１の抵抗素子２５の一端に接続され
る。
【００１７】第１の抵抗素子２５の他端は、パッド２９
に接続された信号線２８および第２の抵抗素子２６の一
端に接続される。第２の抵抗素子２６の他端は、Ｎチャ
ネルＭＯＳトランジスタ２２のドレイン端子に接続され
る。ＮチャネルＭＯＳトランジスタ２２のゲート端子
は、ＰチャネルＭＯＳトランジスタ２１のゲート端子と
ともに内部回路２０の出力端子に共通接続される。Ｎチ
ャネルＭＯＳトランジスタ２２のソース端子は、第２の
電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）を供給する第２の電
源電圧端子に接続される。
に接続された信号線２８および第２の抵抗素子２６の一
端に接続される。第２の抵抗素子２６の他端は、Ｎチャ
ネルＭＯＳトランジスタ２２のドレイン端子に接続され
る。ＮチャネルＭＯＳトランジスタ２２のゲート端子
は、ＰチャネルＭＯＳトランジスタ２１のゲート端子と
ともに内部回路２０の出力端子に共通接続される。Ｎチ
ャネルＭＯＳトランジスタ２２のソース端子は、第２の
電源電圧ＶＳＳ（ＶＳＳ＜ＶＤＤ）を供給する第２の電
源電圧端子に接続される。
【００１８】第１の抵抗素子２５および第２の抵抗素子
２６は、半導体基板に形成された拡散抵抗により構成さ
れていてもよいし、ポリシリコンで構成された抵抗であ
ってもよいし、半導体基板に形成されたウェル抵抗によ
り構成されていてもよい。また、すべての保護素子列
２、内部回路２０およびパッド２９は同一の半導体基板
上に形成されている。
２６は、半導体基板に形成された拡散抵抗により構成さ
れていてもよいし、ポリシリコンで構成された抵抗であ
ってもよいし、半導体基板に形成されたウェル抵抗によ
り構成されていてもよい。また、すべての保護素子列
２、内部回路２０およびパッド２９は同一の半導体基板
上に形成されている。
【００１９】本発明にかかる半導体集積回路装置は、配
線パターンを変更することにより、上述した構成のＩ／
Ｏ回路を得ることができる構成となっている。そのた
め、本発明によれば、保護素子列２，２，・・・を適当
数並列に接続することによって、所望の駆動能力を得る
ことができる。
線パターンを変更することにより、上述した構成のＩ／
Ｏ回路を得ることができる構成となっている。そのた
め、本発明によれば、保護素子列２，２，・・・を適当
数並列に接続することによって、所望の駆動能力を得る
ことができる。
【００２０】そして、静電気等によりパッド２９に正方
向に過大な高電圧が印可されても、ＰチャネルＭＯＳト
ランジスタ２１には、抵抗素子２５による電圧降下分だ
け入力電圧レベルよりも低い電圧が印可されることにな
る。パッド２９に負方向に過大な高電圧が印可された場
合も同様であり、ＮチャネルＭＯＳトランジスタ２２に
は、抵抗素子２６による電圧降下分だけ入力電圧レベル
よりも低い電圧が印可される。したがって、保護素子列
２の各ＭＯＳトランジスタ２１，２２の破壊を防ぐこと
ができる。
向に過大な高電圧が印可されても、ＰチャネルＭＯＳト
ランジスタ２１には、抵抗素子２５による電圧降下分だ
け入力電圧レベルよりも低い電圧が印可されることにな
る。パッド２９に負方向に過大な高電圧が印可された場
合も同様であり、ＮチャネルＭＯＳトランジスタ２２に
は、抵抗素子２６による電圧降下分だけ入力電圧レベル
よりも低い電圧が印可される。したがって、保護素子列
２の各ＭＯＳトランジスタ２１，２２の破壊を防ぐこと
ができる。
【００２１】さらには、複数の保護素子列２，２，・・
・が並列接続されていることによって、各保護素子列２
における抵抗素子２５，２６の抵抗値を、ＭＯＳトラン
ジスタ２１，２２の破壊を防ぐのに十分な大きさにして
も、保護回路全体としての抵抗値は小さくなる。したが
って、パッド２９からの出力レベルの変動を抑えること
ができるので、出力特性を劣化させずに済む。
・が並列接続されていることによって、各保護素子列２
における抵抗素子２５，２６の抵抗値を、ＭＯＳトラン
ジスタ２１，２２の破壊を防ぐのに十分な大きさにして
も、保護回路全体としての抵抗値は小さくなる。したが
って、パッド２９からの出力レベルの変動を抑えること
ができるので、出力特性を劣化させずに済む。
【００２２】
【発明の実施の形態】以下に、本発明の実施の形態にか
かる半導体集積回路装置について図面を参照しつつ説明
する。
かる半導体集積回路装置について図面を参照しつつ説明
する。
【００２３】（実施の形態１）図２は、本発明にかかる
半導体集積回路装置の実施の形態１を示す回路図であ
る。実施の形態１は、図２に示すように、マスタースラ
イス方式のＩ／Ｏ回路においてたとえば７列の保護素子
列２を並列に接続することができる構成となっているも
のである。つまり、この半導体集積回路装置は、互いに
並列に接続が可能な保護素子列２をたとえば７列以上備
えていることになる。この半導体集積回路装置の詳細な
構成は、図１に関連して説明した原理構成と同じである
ので、図１と同じ構成については同一の符号を付して重
複する説明を省略する。
半導体集積回路装置の実施の形態１を示す回路図であ
る。実施の形態１は、図２に示すように、マスタースラ
イス方式のＩ／Ｏ回路においてたとえば７列の保護素子
列２を並列に接続することができる構成となっているも
のである。つまり、この半導体集積回路装置は、互いに
並列に接続が可能な保護素子列２をたとえば７列以上備
えていることになる。この半導体集積回路装置の詳細な
構成は、図１に関連して説明した原理構成と同じである
ので、図１と同じ構成については同一の符号を付して重
複する説明を省略する。
【００２４】なお、図２には、すでに配線によりたとえ
ば７列の保護素子列２が並列に接続された状態が示され
ている。図２において、あらかじめ保護素子列２が８列
以上設けられていた場合の残りの保護素子列については
図示されていない。
ば７列の保護素子列２が並列に接続された状態が示され
ている。図２において、あらかじめ保護素子列２が８列
以上設けられていた場合の残りの保護素子列については
図示されていない。
【００２５】実施の形態１によれば、半導体集積回路装
置は、所望の駆動能力に応じて配線パターンを変更する
ことにより７列の保護素子列２，２，・・・を並列に接
続することができる構成となっているため、７列の保護
素子列２，２，・・・を並列に接続することによって第
１の抵抗素子２５および第２の抵抗素子２６がそれぞれ
７個ずつ並列に接続されることになる。
置は、所望の駆動能力に応じて配線パターンを変更する
ことにより７列の保護素子列２，２，・・・を並列に接
続することができる構成となっているため、７列の保護
素子列２，２，・・・を並列に接続することによって第
１の抵抗素子２５および第２の抵抗素子２６がそれぞれ
７個ずつ並列に接続されることになる。
【００２６】そのため、それら抵抗素子２５，２６の抵
抗値を、各保護素子列２のＭＯＳトランジスタ２１，２
２の破壊を防ぐのに十分な大きさにしても、保護回路全
体としての抵抗値は第１の抵抗素子２５または第２の抵
抗素子２６のそれぞれ７分の１となる。したがって、外
部への出力特性を劣化させることなく、各保護素子列２
を構成するＭＯＳトランジスタ２１，２２の破壊を防ぐ
ことができる。
抗値を、各保護素子列２のＭＯＳトランジスタ２１，２
２の破壊を防ぐのに十分な大きさにしても、保護回路全
体としての抵抗値は第１の抵抗素子２５または第２の抵
抗素子２６のそれぞれ７分の１となる。したがって、外
部への出力特性を劣化させることなく、各保護素子列２
を構成するＭＯＳトランジスタ２１，２２の破壊を防ぐ
ことができる。
【００２７】なお、本発明は上述した実施の形態１に限
らず、種々変更可能である。たとえば、各保護素子列２
において、図３に示すように、ＮチャネルＭＯＳトラン
ジスタ２２と信号線２８との間にのみ抵抗素子２６を設
けてもよいし、あるいは、図４に示すように、Ｐチャネ
ルＭＯＳトランジスタ２１と信号線２８との間にのみ抵
抗素子２５を設けてもよい。
らず、種々変更可能である。たとえば、各保護素子列２
において、図３に示すように、ＮチャネルＭＯＳトラン
ジスタ２２と信号線２８との間にのみ抵抗素子２６を設
けてもよいし、あるいは、図４に示すように、Ｐチャネ
ルＭＯＳトランジスタ２１と信号線２８との間にのみ抵
抗素子２５を設けてもよい。
【００２８】図３に示す構成のＩ／Ｏ回路では、Ｎチャ
ネルＭＯＳトランジスタ２２が負方向に過大な高電圧の
印可により破壊されやすい場合に有効である。図４に示
す構成のＩ／Ｏ回路では、ＰチャネルＭＯＳトランジス
タ２１が正方向に過大な高電圧の印可により破壊されや
すい場合に有効である。
ネルＭＯＳトランジスタ２２が負方向に過大な高電圧の
印可により破壊されやすい場合に有効である。図４に示
す構成のＩ／Ｏ回路では、ＰチャネルＭＯＳトランジス
タ２１が正方向に過大な高電圧の印可により破壊されや
すい場合に有効である。
【００２９】（実施の形態２）図５は、本発明にかかる
半導体集積回路装置の実施の形態２を示す回路図であ
る。図５に示すように、実施の形態２は、図２に示す実
施の形態１において、各保護素子列２に２個のＰＮ接合
ダイオード（以下、ダイオードとする）３１，３２より
なる電流パスを付加したものである。その他の構成は実
施の形態１と同じであるため、実施の形態１と同じ構成
については同一の符号を付して説明を省略する。
半導体集積回路装置の実施の形態２を示す回路図であ
る。図５に示すように、実施の形態２は、図２に示す実
施の形態１において、各保護素子列２に２個のＰＮ接合
ダイオード（以下、ダイオードとする）３１，３２より
なる電流パスを付加したものである。その他の構成は実
施の形態１と同じであるため、実施の形態１と同じ構成
については同一の符号を付して説明を省略する。
【００３０】各保護素子列２において、第１のダイオー
ド３１のアノード端子は、保護素子列２と信号線２８と
の接続点に接続される。第１のダイオード３１のカソー
ド端子は、第１の電源電圧ＶＤＤを供給する第１の電源
電圧端子に接続される。また、第２のダイオード３２の
アノード端子は、第２の電源電圧ＶＳＳを供給する第２
の電源電圧端子に接続される。第２のダイオード３２の
カソード端子は、保護素子列２と信号線２８との接続点
に接続される。これら第１および第２のダイオード３
１，３２は内部回路２０や保護素子列２などと同じ半導
体基板上に形成される。
ド３１のアノード端子は、保護素子列２と信号線２８と
の接続点に接続される。第１のダイオード３１のカソー
ド端子は、第１の電源電圧ＶＤＤを供給する第１の電源
電圧端子に接続される。また、第２のダイオード３２の
アノード端子は、第２の電源電圧ＶＳＳを供給する第２
の電源電圧端子に接続される。第２のダイオード３２の
カソード端子は、保護素子列２と信号線２８との接続点
に接続される。これら第１および第２のダイオード３
１，３２は内部回路２０や保護素子列２などと同じ半導
体基板上に形成される。
【００３１】実施の形態２によれば、パッド２９に正方
向に過大な高電圧が印可された場合、第１のダイオード
３１に電流が流れる。一方、パッド２９に負方向に過大
な高電圧が印可された場合には、第２のダイオード３２
に電流が流れる。したがって、実施の形態１よりもさら
に有効に、各保護素子列２を構成するＭＯＳトランジス
タ２１，２２の破壊を防ぐことができる。
向に過大な高電圧が印可された場合、第１のダイオード
３１に電流が流れる。一方、パッド２９に負方向に過大
な高電圧が印可された場合には、第２のダイオード３２
に電流が流れる。したがって、実施の形態１よりもさら
に有効に、各保護素子列２を構成するＭＯＳトランジス
タ２１，２２の破壊を防ぐことができる。
【００３２】なお、各保護素子列２において、図６に示
すように、ＮチャネルＭＯＳトランジスタ２２側にのみ
ダイオード３２を設けてもよいし、あるいは、図７に示
すように、ＰチャネルＭＯＳトランジスタ２１側にのみ
ダイオード３１を設けてもよい。また、ＮチャネルＭＯ
Ｓトランジスタ２２側にのみ抵抗素子２６を設けた構成
の保護素子列２において、図８に示すように、第１およ
び第２のダイオード３１，３２を付加してもよいし、図
９に示すように、ＮチャネルＭＯＳトランジスタ２２側
にのみダイオード３２を設けてもよいし、図１０に示す
ように、ＰチャネルＭＯＳトランジスタ２１側にのみダ
イオード３１を設けてもよい。
すように、ＮチャネルＭＯＳトランジスタ２２側にのみ
ダイオード３２を設けてもよいし、あるいは、図７に示
すように、ＰチャネルＭＯＳトランジスタ２１側にのみ
ダイオード３１を設けてもよい。また、ＮチャネルＭＯ
Ｓトランジスタ２２側にのみ抵抗素子２６を設けた構成
の保護素子列２において、図８に示すように、第１およ
び第２のダイオード３１，３２を付加してもよいし、図
９に示すように、ＮチャネルＭＯＳトランジスタ２２側
にのみダイオード３２を設けてもよいし、図１０に示す
ように、ＰチャネルＭＯＳトランジスタ２１側にのみダ
イオード３１を設けてもよい。
【００３３】同様に、ＰチャネルＭＯＳトランジスタ２
１側にのみ抵抗素子２５を設けた構成の保護素子列２に
おいて、図１１に示すように、第１および第２のダイオ
ード３１，３２を付加してもよいし、図１２に示すよう
に、ＮチャネルＭＯＳトランジスタ２２側にのみダイオ
ード３２を設けてもよいし、図１３に示すように、Ｐチ
ャネルＭＯＳトランジスタ２１側にのみダイオード３１
を設けてもよい。
１側にのみ抵抗素子２５を設けた構成の保護素子列２に
おいて、図１１に示すように、第１および第２のダイオ
ード３１，３２を付加してもよいし、図１２に示すよう
に、ＮチャネルＭＯＳトランジスタ２２側にのみダイオ
ード３２を設けてもよいし、図１３に示すように、Ｐチ
ャネルＭＯＳトランジスタ２１側にのみダイオード３１
を設けてもよい。
【００３４】（実施の形態３）図１４は、本発明にかか
る半導体集積回路装置の実施の形態３を示す回路図であ
る。図１４に示すように、実施の形態３は、図２に示す
実施の形態１において、各保護素子列２に２個のフィー
ルドトランジスタ４１，４２よりなる電流パスを付加し
たものである。その他の構成は実施の形態１と同じであ
るため、実施の形態１と同じ構成については同一の符号
を付して説明を省略する。
る半導体集積回路装置の実施の形態３を示す回路図であ
る。図１４に示すように、実施の形態３は、図２に示す
実施の形態１において、各保護素子列２に２個のフィー
ルドトランジスタ４１，４２よりなる電流パスを付加し
たものである。その他の構成は実施の形態１と同じであ
るため、実施の形態１と同じ構成については同一の符号
を付して説明を省略する。
【００３５】各保護素子列２において、第１のフィール
ドトランジスタ４１のドレイン端子は、保護素子列２と
信号線２８との接続点に接続される。第１のフィールド
トランジスタ４１のソース端子は、そのゲート端子に短
絡されるとともに、第１の電源電圧ＶＤＤを供給する第
１の電源電圧端子に接続される。
ドトランジスタ４１のドレイン端子は、保護素子列２と
信号線２８との接続点に接続される。第１のフィールド
トランジスタ４１のソース端子は、そのゲート端子に短
絡されるとともに、第１の電源電圧ＶＤＤを供給する第
１の電源電圧端子に接続される。
【００３６】また、第２のフィールドトランジスタ４２
のドレイン端子は、保護素子列２と信号線２８との接続
点に接続される。第２のフィールドトランジスタ４２の
ソース端子は、そのゲート端子に短絡されるとともに、
第２の電源電圧ＶＳＳを供給する第２の電源電圧端子に
接続される。これら第１および第２のフィールドトラン
ジスタ４１，４２は内部回路２０や保護素子列２などと
同じ半導体基板上に形成される。
のドレイン端子は、保護素子列２と信号線２８との接続
点に接続される。第２のフィールドトランジスタ４２の
ソース端子は、そのゲート端子に短絡されるとともに、
第２の電源電圧ＶＳＳを供給する第２の電源電圧端子に
接続される。これら第１および第２のフィールドトラン
ジスタ４１，４２は内部回路２０や保護素子列２などと
同じ半導体基板上に形成される。
【００３７】実施の形態２によれば、パッド２９に正方
向に過大な高電圧が印可された場合、第１のフィールド
トランジスタ４１に電流が流れる。一方、パッド２９に
負方向に過大な高電圧が印可された場合には、第２のフ
ィールドトランジスタ４２に電流が流れる。したがっ
て、実施の形態１よりもさらに有効に、各保護素子列２
を構成するＭＯＳトランジスタ２１，２２の破壊を防ぐ
ことができる。
向に過大な高電圧が印可された場合、第１のフィールド
トランジスタ４１に電流が流れる。一方、パッド２９に
負方向に過大な高電圧が印可された場合には、第２のフ
ィールドトランジスタ４２に電流が流れる。したがっ
て、実施の形態１よりもさらに有効に、各保護素子列２
を構成するＭＯＳトランジスタ２１，２２の破壊を防ぐ
ことができる。
【００３８】なお、各保護素子列２において、図１５に
示すように、ＮチャネルＭＯＳトランジスタ２２側にの
みフィールドトランジスタ４２を設けてもよいし、ある
いは、図１６に示すように、ＰチャネルＭＯＳトランジ
スタ２１側にのみフィールドトランジスタ４１を設けて
もよい。
示すように、ＮチャネルＭＯＳトランジスタ２２側にの
みフィールドトランジスタ４２を設けてもよいし、ある
いは、図１６に示すように、ＰチャネルＭＯＳトランジ
スタ２１側にのみフィールドトランジスタ４１を設けて
もよい。
【００３９】また、ＮチャネルＭＯＳトランジスタ２２
側にのみ抵抗素子２６を設けた構成の保護素子列２にお
いて、図１７に示すように、第１および第２のフィール
ドトランジスタ４１，４２を付加してもよいし、図１８
に示すように、ＮチャネルＭＯＳトランジスタ２２側に
のみフィールドトランジスタ４２を設けてもよいし、図
１９に示すように、ＰチャネルＭＯＳトランジスタ２１
側にのみフィールドトランジスタ４１を設けてもよい。
側にのみ抵抗素子２６を設けた構成の保護素子列２にお
いて、図１７に示すように、第１および第２のフィール
ドトランジスタ４１，４２を付加してもよいし、図１８
に示すように、ＮチャネルＭＯＳトランジスタ２２側に
のみフィールドトランジスタ４２を設けてもよいし、図
１９に示すように、ＰチャネルＭＯＳトランジスタ２１
側にのみフィールドトランジスタ４１を設けてもよい。
【００４０】同様に、ＰチャネルＭＯＳトランジスタ２
１側にのみ抵抗素子２５を設けた構成の保護素子列２に
おいて、図２０に示すように、第１および第２のフィー
ルドトランジスタ４１，４２を付加してもよいし、図２
１に示すように、ＮチャネルＭＯＳトランジスタ２２側
にのみフィールドトランジスタ４２を設けてもよいし、
図２２に示すように、ＰチャネルＭＯＳトランジスタ２
１側にのみフィールドトランジスタ４１を設けてもよ
い。
１側にのみ抵抗素子２５を設けた構成の保護素子列２に
おいて、図２０に示すように、第１および第２のフィー
ルドトランジスタ４１，４２を付加してもよいし、図２
１に示すように、ＮチャネルＭＯＳトランジスタ２２側
にのみフィールドトランジスタ４２を設けてもよいし、
図２２に示すように、ＰチャネルＭＯＳトランジスタ２
１側にのみフィールドトランジスタ４１を設けてもよ
い。
【００４１】以上において本発明は、互いに並列に接続
可能な保護素子列２の数は７列に限らず、２〜６列であ
ってもよいし、８列以上であってもよい。
可能な保護素子列２の数は７列に限らず、２〜６列であ
ってもよいし、８列以上であってもよい。
【００４２】
【発明の効果】本発明によれば、所望の駆動能力に応じ
て配線パターンを変更することにより適当数の保護素子
列を並列に接続することができる構成となっているた
め、適当数の保護素子列を並列に接続することによって
各保護素子列内の抵抗素子が複数個並列に接続されるこ
とになる。そのため、それら抵抗素子の抵抗値を、各保
護素子列を構成するＭＯＳトランジスタの破壊を防ぐの
に十分な大きさにしても、保護回路全体としての抵抗値
は小さくなる。したがって、外部への出力特性を劣化さ
せることなく、各保護素子列を構成するＭＯＳトランジ
スタの破壊を防ぐことができる。
て配線パターンを変更することにより適当数の保護素子
列を並列に接続することができる構成となっているた
め、適当数の保護素子列を並列に接続することによって
各保護素子列内の抵抗素子が複数個並列に接続されるこ
とになる。そのため、それら抵抗素子の抵抗値を、各保
護素子列を構成するＭＯＳトランジスタの破壊を防ぐの
に十分な大きさにしても、保護回路全体としての抵抗値
は小さくなる。したがって、外部への出力特性を劣化さ
せることなく、各保護素子列を構成するＭＯＳトランジ
スタの破壊を防ぐことができる。
【図１】本発明にかかる半導体集積回路装置の原理を示
す回路図である。
す回路図である。
【図２】本発明にかかる半導体集積回路装置の実施の形
態１を示す回路図である。
態１を示す回路図である。
【図３】実施の形態１の第１の変形例を示す回路図であ
る。
る。
【図４】実施の形態１の第２の変形例を示す回路図であ
る。
る。
【図５】本発明にかかる半導体集積回路装置の実施の形
態２を示す回路図である。
態２を示す回路図である。
【図６】実施の形態２の第１の変形例を示す回路図であ
る。
る。
【図７】実施の形態２の第２の変形例を示す回路図であ
る。
る。
【図８】実施の形態２の第３の変形例を示す回路図であ
る。
る。
【図９】実施の形態２の第４の変形例を示す回路図であ
る。
る。
【図１０】実施の形態２の第５の変形例を示す回路図で
ある。
ある。
【図１１】実施の形態２の第６の変形例を示す回路図で
ある。
ある。
【図１２】実施の形態２の第７の変形例を示す回路図で
ある。
ある。
【図１３】実施の形態２の第８の変形例を示す回路図で
ある。
ある。
【図１４】本発明にかかる半導体集積回路装置の実施の
形態３を示す回路図である。
形態３を示す回路図である。
【図１５】実施の形態３の第１の変形例を示す回路図で
ある。
ある。
【図１６】実施の形態３の第２の変形例を示す回路図で
ある。
ある。
【図１７】実施の形態３の第３の変形例を示す回路図で
ある。
ある。
【図１８】実施の形態３の第４の変形例を示す回路図で
ある。
ある。
【図１９】実施の形態３の第５の変形例を示す回路図で
ある。
ある。
【図２０】実施の形態３の第６の変形例を示す回路図で
ある。
ある。
【図２１】実施の形態３の第７の変形例を示す回路図で
ある。
ある。
【図２２】実施の形態３の第８の変形例を示す回路図で
ある。
ある。
【図２３】従来の保護回路を備えたＩ／Ｏ回路を示す回
路図である。
路図である。
【図２４】従来の保護回路を備えたＩ／Ｏ回路を示す回
路図である。
路図である。
２ 保護素子列 ２０ 内部回路 ２１ ＰチャネルＭＯＳトランジスタ ２２ ＮチャネルＭＯＳトランジスタ ２５，２６ 抵抗素子 ２８ 信号線 ２９ パッド ３１，３２ ダイオード ４１，４２ フィールドトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 木谷 和弘 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 草苅 正健 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F038 AV06 BH02 BH04 BH07 BH13 CA04 EZ20 5F064 AA03 BB27 BB28 CC06 CC12 CC21 CC22 DD13 DD19 DD33 FF05 FF07 FF48
Claims (6)
- 【請求項１】 あらかじめ配置された複数個のトランジ
スタに対する配線を変更することによって所望の駆動能
力を得ることが可能なマスタースライス方式のＩ／Ｏ回
路において、 内部回路の出力信号に基づいて第１の電源電圧レベルの
信号を出力するＰチャネルＭＯＳトランジスタ、前記出
力信号に基づいて第２の電源電圧レベルの信号を出力す
るＮチャネルＭＯＳトランジスタ、並びに、パッドに接
続された信号線と前記ＰチャネルＭＯＳトランジスタの
出力端子との間に接続された第１の抵抗素子、および前
記信号線と前記ＮチャネルＭＯＳトランジスタの出力端
子との間に接続された第２の抵抗素子のうち、一方また
は両方の抵抗素子を備えた保護素子列を、前記内部回路
と前記パッドとの間に、複数並列に接続可能な状態で配
置したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記各保護素子列は、前記パッドに正方
向に過大な高電圧が印可されたときに、前記第１の電源
電圧を供給する第１の電源電圧端子へ前記信号線から電
流を流す電流パス、および、前記パッドに負方向に過大
な高電圧が印可されたときに、前記第２の電源電圧を供
給する第２の電源電圧端子から前記信号線へ電流を流す
電流パスのうち、一方または両方の電流パスを有するこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記電流パスは、ＰＮ接合ダイオード、
またはフィールドトランジスタで構成されたダイオード
により形成されていることを特徴とする請求項２に記載
の半導体集積回路装置。 - 【請求項４】 前記第１の抵抗素子および前記第２の抵
抗素子は、半導体基板に形成された拡散抵抗、ポリシリ
コンで構成された抵抗、または半導体基板に形成された
ウェル抵抗により構成されていることを特徴とする請求
項１〜３のいずれかに記載の半導体集積回路装置。 - 【請求項５】 前記各保護素子列、前記内部回路、前記
電流パスおよび前記パッドは同一の半導体基板上に形成
されていることを特徴とする請求項３または４に記載の
半導体集積回路装置。 - 【請求項６】 あらかじめ配置された複数個のトランジ
スタに対する配線を変更することによって所望の駆動能
力を得ることが可能なマスタースライス方式のＩ／Ｏ回
路において、 内部回路の出力信号に基づいて第１の電源電圧レベルの
信号を出力するＰチャネルＭＯＳトランジスタ、前記出
力信号に基づいて第２の電源電圧レベルの信号を出力す
るＮチャネルＭＯＳトランジスタ、並びに、パッドに接
続された信号線と前記ＰチャネルＭＯＳトランジスタの
出力端子との間に接続された第１の抵抗素子、および前
記信号線と前記ＮチャネルＭＯＳトランジスタの出力端
子との間に接続された第２の抵抗素子のうち、一方また
は両方の抵抗素子を備えた保護素子列が、前記内部回路
と前記パッドとの間に、複数並列に接続されていること
を特徴とする半導体集積回路装置。
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|---|---|---|---|
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2001358300A (ja) |
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|---|---|---|---|---|
| US8193865B2 (en) | 2009-04-27 | 2012-06-05 | Renesas Electronics Corporation | Output circuit using analog amplifier |
| US8570313B2 (en) | 2009-04-27 | 2013-10-29 | Renesas Electronics Corporation | Display panel driver |
| JP2014064044A (ja) * | 2014-01-07 | 2014-04-10 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2014103282A (ja) * | 2012-11-20 | 2014-06-05 | Toshiba Corp | 半導体装置 |
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|---|---|---|---|---|
| KR102012925B1 (ko) * | 2012-01-26 | 2019-08-23 | 삼성디스플레이 주식회사 | 유기전계발광 표시장치 및 그의 구동방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576557A (en) * | 1995-04-14 | 1996-11-19 | United Microelectronics Corp. | Complementary LVTSCR ESD protection circuit for sub-micron CMOS integrated circuits |
-
2000
- 2000-06-12 JP JP2000176041A patent/JP2001358300A/ja active Pending
-
2001
- 2001-03-09 US US09/801,669 patent/US6433407B2/en not_active Expired - Fee Related
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|---|---|---|---|---|
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