KR20010029848A - 반도체 장치 - Google Patents

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KR20010029848A
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니시무로 타이죠
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Abstract

내부 회로(2)와, PAD와, 내부 외로(2)와 PAD를 접속하는 신호선(3)의 노드 N와, 제1 전원 Vss사이에 형성된 보호 트랜지스터로서의 NMOS 트랜지스터 QN의 제어 단자인 게이트에 접속되고, 내부 회로(2)의 통상 동작 시에서는 보호 트랜지스터 QN의 동작을 OFF하는 논리 게이트로서의 NOR 게이트 G1을 포함한 반도체 장치. 또한, 테스트 회로(21)를 포함하고, 테스트 회로(21)의 출력을 한쪽의 입력으로 한 NOR 게이트 G1으로부터의 출력 NMOS 트랜지스터 QN의 게이트에 접속하고, 이에 따라 테스트 회로(21)의 출력을, NMOS 트랜지스터 QN 및 PAD를 통해 외부로 출력할 수 있는 반도체 장치.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 과전압으로부터 반도체 장치를 보호하는 보호 트랜지스터를 갖는 반도체 장치에 관한 것이다.
종래부터, 반도체 메모리를 비롯한 각종 반도체 집적 회로에서는, 정전 방전(Electro-Static Discharge ESD)에 따른 내부 회로의 절연막 파괴나 접합 파괴 등을 방지하기 위해서, 과전압을 흡수하는 보호 회로를 내장시키는 것이 일반적으로 행해지고 있다.
보호 회로로서는, 예를 들면, 도 1에 도시한 바와 같은 NMOS 트랜지스터 QN이 이용되고 있다. 이 NMOS 트랜지스터 QN은, 그 드레인이 패드(PAD)에 연결되는 신호선에 접속되고, 소스와 게이트가 접지 전위 단자에 접속되어 있다.
이 보호 트랜지스터인 NMOS 트랜지스터 QN은, 과전압에 대해 드레인·소스 사이의 항복에 의해 큰 전류를 흘림으로써, 내부 회로를 보호한다.
반도체 집적 회로의 소자의 미세화에 의해, 보호 회로의 중요성은 점점 더 높아지고 있다. ESD 내성을 높이기 위해서는, 보호 회로인 보호 트랜지스터를 크게 하면 좋지만, 이것은, 내부 회로의 입출력 용량의 증대를 초래하고, 또한, 반도체 칩의 면적의 증대를 초래하기 때문에, 한계가 있다.
또한, 보호 회로를 ESD 내성 등의 보호 기능 이외의 용도에도 유효하게 활용할 수 있도록 하는 것이 기대되고 있다.
본 발명은 상기한 종래의 사정을 고려하여 이루어진 것으로, 보호 회로에 간단한 구성의 회로를 부가함으로써 우수한 ESD 내성을 갖는 반도체 장치를 제공하는 것을 목적으로 하고 있다.
본 발명은 또한, 반도체 칩의 정보, 예를 들면, 제조 번호 등의 소정의 정보를 저장한 테스트 회로와 보호 회로를 조합시키고, 보호 회로를 ESD 내성의 기능 이외에도 유효하게 이용할 수 있는 반도체 장치를 얻는 것을 목적으로 한다.
본 발명의 바람직한 실시예로서의 반도체 장치는, 내부 회로와, PAD와, 상기 내부 회로와 상기 PAD를 접속하는 신호선 상의 제1 노드와, 제1 전원 사이에 형성된 보호 수단과, 상기 보호 수단의 제어 단자에 접속되고, 상기 내부 회로의 통상 동작 시에서는, 상기 보호 수단의 동작을 OFF하는 제1 논리 게이트를 포함하는 것을 특징으로 한다.
따라서, 전원 미투입 시에는, 제1 논리 게이트의 출력, 즉, 보호 트랜지스터의 제어 단자가 부유 상태가 된다. 이 보호 트랜지스터의 제어 단자가 부유 상태에서는, 과전압이 인가된 경우에, 보호 트랜지스터에 약간의 순방향 바이어스 전압이 발생한다. 이에 따라, 보호 트랜지스터의 제어 단자를 바이어스 전압이 0인 상태로 고정하는 종래의 반도체 장치의 보호 회로의 구성과 비교하여, 높은 ESD 내성을 얻을 수 있다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 테스트 회로를 더 포함하고, 상기 제1 논리 게이트는, 상기 테스트 회로의 출력 신호와, 상기 테스트 회로를 활성화하기 위한 제어 신호를 입력하고, 상기 제어 신호의 값에 기초하여, 상기 테스트 회로의 출력 신호를 상기 보호 수단의 제어 단자로 출력하고, 상기 보호 수단은, 상기 테스트 회로의 출력 신호를 상기 반도체 장치의 외부로 출력하는 것을 특징으로 한다.
이 테스트 회로는, 예를 들면, 반도체 칩의 정보를 기억하는 회로이며, 퓨즈 회로에서 구성되는 것이다. 이와 같이, 보호 트랜지스터를 테스트 회로의 출력 신호의 출력 트랜지스터로서도 유효하게 이용할 수가 있다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 테스트 회로가 여러개 형성되어 있고, 각 테스트 회로는, 저항과 퓨즈가 상기 제1 전원과 제2 전원 사이에 직렬로 접속되고, 소정의 정보를 저장하는 퓨즈 회로인 것을 특징으로 한다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 PAD와, 제2 전원 사이에, 소정의 부가 저항을 포함한 것을 특징으로 한다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 신호선의 제1 노드와 제2 전원 사이에 접속된 트랜지스터와, 상기 테스트 회로를 활성화하기 위한 상기 제어 신호의 반전 레벨의 신호를 입력하고, 상기 반전된 제어 신호의 값에 기초하여, 상기 테스트 회로로부터의 출력 신호를 상기 트랜지스터의 제어 단자로 출력하여 상기 트랜지스터의 동작을 제어하는 제2 논리 게이트를 더 구비하고, 상기 제1 논리 게이트 및 상기 제2 논리 게이트는, 각각 대응하는 상기 보호 수단 및 상기 트랜지스터에 대해, 상보 신호를 출력하는 것을 특징으로 한다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 상기 제1 전원에 접속되고, 그 게이트는 상기 제1 논리 게이트에 접속되며, 상기 트랜지스터는, 그 드레인이 상기 신호선의 제1 노드에 접속되고, 그 소스가 제2 전원에 접속되고, 그 게이트가 상기 제2 논리 게이트에 접속된 PM0S 트랜지스터인 것을 특징으로 하는 청구항 8에 기재된 반도체 장치이다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 PAD와 상기 내부 회로를 접속하는 상기 신호선의 제11 노드에 설치되고, 상기 테스트 회로를 활성화하기 위한 상기 제어 신호에 기초하여 동작하고, 상기 보호 수단으로부터 출력되는 상기 테스트 회로의 출력 신호가 상기 내부 회로로 전송되는 것을 방지하는 전송 제어 게이트를 더 포함한 것을 특징으로 한다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 전송 제어 게이트는, 상기 테스트 회로를 활성화하기 위한 제어 신호의 값에 기초하여 ON/OFF 동작을 행하는 CMOS 전송 게이트이며, 상기 제어 신호가 상기 테스트 회로를 활성화하는 값인 경우, 상기 테스트 회로의 출력 신호를 상기 내부 회로로 전송하지 않도록 OFF하는 것을 특징으로 하는 청구항 11에 기재된 반도체 장치이다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 내부 회로의 테스트를 실행하는 경우, 상기 PAD의 전위를 소정의 레벨로 고정하는지의 여부를 지시하기 위한 제어 신호가, 상기 제1 논리 게이트로 공급되고, 상기 제1 논리 게이트는, 상기 제어 신호의 값에 기초하여, 상기 보호 수단의 ON/OFF를 제어하는 것을 특징으로 한다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 테스트 회로로부터 출력되는 출력 신호를 대신하여, 상기 PAD의 전위를 소정의 레벨로 고정하는지의 여부를 지시하는 제어 신호가, 상기 제1 논리 게이트로 공급되는 것을 특징으로 하는 청구항 2에 기재된 반도체 장치이다.
또한, 본 발명의 다른 바람직한 실시예로서의 반도체 장치에서는, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 상기 제1 전원에 접속되고, 그 게이트는 상기 제1 논리 게이트에 접속되어 있는 것을 특징으로 한다.
도 1은 보호 트랜지스터를 포함한 종래의 반도체 장치를 나타내는 도면.
도 2는 보호 트랜지스터를 포함한 본 발명의 실시예 1에 따른 반도체 장치를 나타내는 블록도.
도 3은 보호 트랜지스터 및 테스트 회로를 포함한 본 발명의 실시예 2에 따른 반도체 장치를 나타내는 블록도.
도 4는 반도체 칩의 정보 등을 저장하는 회로를 포함한 종래의 반도체 장치를 나타내는 블록도.
도 5는 보호 트랜지스터 및 테스트 회로를 포함한 본 발명의 실시예 3에 따른 반도체 장치를 나타내는 블록도.
도 6은 보호 트랜지스터 및 테스트 회로를 포함한 본 발명의 실시예 4에 따른 반도체 장치를 나타내는 블록도.
도 7은 보호 트랜지스터 및 테스트 회로를 포함한 본 발명의 실시예 5에 따른 반도체 장치를 나타내는 블록도.
도 8은 보호 트랜지스터 및 테스트 회로를 포함한 본 발명의 실시예 6에 따른 반도체 장치를 나타내는 블록도.
도 9는 보호 트랜지스터 및 테스트 회로를 포함한 본 발명의 실시예 7에 따른 반도체 장치를 나타내는 블록도.
도 10은 보호 트랜지스터를 포함한 본 발명의 실시예 8에 따른 반도체 장치를 나타내는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 내부 회로
3 : 신호선
4 : 논리 게이트
QN : 보호 트랜지스터
21 : 테스트 회로
31 : 반도체 칩
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
[실시예 1]
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 구성을 나타낸다. 반도체 칩(1)에는 내부 회로(2)가 형성되고, 이 내부 회로(2)와 신호 입력 또는 신호 출력용의 패드 PAD 사이의 신호선(3)에, 보호 트랜지스터 QN이 접속되어 있다. 도 3에서는 대표적으로 하나의 패드 PAD만을 나타내고 있지만, 통상 복수의 입출력 패드가 설치되고, 각각에 마찬가지로 보호 트랜지스터 QN이 접속된다.
보호 트랜지스터 QN은 이 실시예의 경우, NMOS 트랜지스터이며, 드레인이 신호선(3)에 접속되고, 소스는 기준 전위 단자인 접지 전위 Vss단자에 접속되어 있다. 보호 트랜지스터 QN의 제어 단자인 게이트는, 반도체 칩(1)에 형성된 논리 게이트(4)의 출력 단자에 접속되어 있다. 논리 게이트(4)는, 내부 회로(2)의 통상 동작 시에 "L" 출력을 내고, 보호 트랜지스터 QN의 게이트를 Vss로 보유하는 기능을 한다.
이 실시예에 따르면, 디바이스에 대해 전원 미투입의 상태에서는, 논리 게이트(4)의 출력, 즉 보호 트랜지스터 QN의 게이트가 부유 상태가 된다. 보호 트랜지스터 QN의 게이트를 Vss로 고정한 종래의 보호 회로 방식에 비교하여, 게이트를 부유 상태로 한 이 실시예쪽이 ESD 전류를 보다 흘리기 쉽게 되어, 높은 ESD 내성이 얻어진다. 이것은, 게이트를 강제 접지한 경우와 달리, 플러스의 고전압에 의해 게이트·소스 사이에 불안정하면서 약간의 플러스의 바이어스 전압이 생기는 결과이다. 실제로 본 발명자 등에 의해, 그 유효성이 확인되어 있다.
따라서 이 실시예에 의하면, 간단한 보호 회로 구성으로 우수한 ESD 내성이 얻어진다. 또 디바이스의 통상 동작에 있어서는, 논리 게이트(4)의 출력이 "L"이 되도록 하면, 보호 트랜지스터 QN은 OFF 상태를 유지하고, 내부 회로(2)의 동작에 영향은 없다.
[실시예 2]
도 3은 실시예 1을 보다 구체화한 실시예이다. 이 실시예에서는, 반도체 칩(31) 내에 테스트 회로(21)를 형성한다. 보호 트랜지스터 QN은, 이 테스트 회로(21)의 테스트 출력을 패드 PAD가 추출하기 위한 출력 회로로서 이용되어 있다. 논리 게이트(4)로서, NOR 게이트 G1이 이용되고, 그 하나의 입력 단자에는 테스트 회로(21)를 활성화하기 위한 테스트 모드 선택 신호 TM이 들어가고, 다른 하나의 입력 단자에는 테스트 회로(21)의 출력이 들어 간다.
테스트 회로(21)는 예를 들면, 전원 Vcc와 접지 Vss사이에 저항 R과 퓨즈 F를 접속하여 구성되는 퓨즈 회로이다. 저항 R은 퓨즈 F에 대해 충분히 큰 저항치의 것이 이용된다. 이 퓨즈 회로는, 퓨즈 F를 절단하는지의 여부에 따라, "H"(= Vcc) 출력 또는 "L"(=Vss) 출력을 낸다. 구체적으로 이와 같은 테스트 회로(21)는, 칩 정보(웨이퍼 번호·위치, 제조년월일, 리던던시의 어드레스 등)를 기억하는 칩 정보 기억 회로로서 이용된다. 실제로는 테스트 회로(21)는 보다 복잡한 논리로서 구성되고, 테스트 모드 선택 신호 TM에 의해 활성화되게 된다. 종래에는, 도 4에 도시한 바와 같이, 테스트 회로로서의 퓨즈 회로(45)는, 보호 회로와는 관계 없이 형성되어 있다. 그 때문에, 테스트 데이터를 외부로 출력하기 위한 게이트(41), 레지스터(42), 클록 버퍼(43), 출력 버퍼(44)를 필요로 하고 있었다. 이 종래의 구성은, 반도체 칩의 사이즈를 증가시킨다고 하는 결점이 있었다.
테스트 모드 선택 신호 TM은 통상 동작 시, TM="H"이다. 이 때, NOR 게이트 G1의 출력은 "L", 따라서 보호 트랜지스터 QN은 OFF 상태를 유지한다. 테스트 모드에서는, 테스트 모드 선택 신호가 TM="L"로 된다. 이 때, 테스트 회로(21)의 출력은 NOR 게이트 G1에서 위상 반전되어 보호 트랜지스터 QN의 게이트로 전송된다. 즉, 테스트 회로(21)의 출력이 "L"이면, NOR 게이트 G1의 출력은 "H", 따라서 보호 트랜지스터 QN은 ON, 패드 PAD는 Vss로 된다. 테스트 회로(21)의 출력이 "H"이면 NOR 게이트 G1의 출력은 "L", 따라서 보호 트랜지스터 QN은 OFF, 패드 PAD는 부유 상태(Hiz)로 된다. 이에 따라, 테스트 출력을 패드 PAD로부터 외부로 추출할 수 있다.
전원 미투입의 상태에서는 NOR 게이트 G1의 출력, 따라서 보호 트랜지스터 QN의 게이트가 부유 상태로 되고, 높은 ESD 내성이 얻어지는 것은, 실시예 1에서 설명한 바와 같다
이 실시예 2에 따르면, 제1 실시예와 마찬가지로 간단한 구성으로 높은 ESD 내성이 얻어진다. 또한 보호 트랜지스터 QN에는, 단순한 내부 회로의 보호 기능에 그치지 않고, 테스트 회로의 출력 회로로서의 기능을 갖게 할 수 있어, 보호 트랜지스터의 유효 이용이 가능하게 된다. 상기의 효과 외에, 도 4에 도시한 종래의 반도체 장치와 비교하면, 실시예 2의 반도체 장치는 레지스터(42), 클록 버퍼(43), 출력 버퍼(44) 등을 형성하지 않아도 되므로, 반도체 장치의 면적을 삭감할 수 있다.
[실시예 3]
도 3에 도시한 실시예 2에 있어서, 테스트 출력 회로로서의 보호 트랜지스터 QN은, 오픈 드레인 접속으로 되고, 이 상태 그대로는 패드 PAD에 "H" 레벨 출력이 얻어지지 않는다. 패드 PAD에 "H" 레벨 출력을 내기 위해서는, 도 5에 도시한 바와 같이, 테스트 모드 시, 패드 PAD에 부하 저항을 통해 전원 Vcc를 접속하면 좋다. 이 저항 R0은, 사용자가 어플리케이션에 따라, 적절하게 추가하는 것이다. 이에 따라, 테스트 모드에 있어서, 패드 PAD에는 테스트 회로(21)의 데이터에 따라서 "H", "L" 출력을 낼 수 있다.
[실시예 4]
도 6은, 칩 내부에 약간의 회로를 부가하여, 테스트 모드 시, 패드 PAD에 "H", "L" 출력이 얻어지도록 한 실시예이다. 신호선(3)에는, NMOS 트랜지스터로 이루어지는 보호 트랜지스터 QN과는 별도로, PMOS 트랜지스터 QP가 접속된다. PMOS 트랜지스터 QP는 드레인이 신호선(3)에 접속되고, 소스가 전원 Vcc단자에 접속된다. 논리 게이트 G1은, 이들 보호 트랜지스터 QN과 PMOS 트랜지스터 QP를 테스트 회로(21)의 출력 데이터에 따라서 상보적으로 구동하는 신호를 출력하도록 구성된다.
즉, 논리 게이트(4)는, 보호 트랜지스터 QN과 PMOS 트랜지스터 QP의 게이트를 각각 제어하는 NOR 게이트 G1과 NAND 게이트 G2를 갖는다. 이들 NOR 게이트 G1과 NAND 게이트 G2의 하나의 입력 단자에는 테스트 회로(21)의 출력이 입력된다. NOR 게이트 G1의 다른쪽의 입력 단자에는 테스트 모드 선택 신호 TM이 직접 수신되고, NAND 게이트 G2의 다른쪽의 입력 단자에는 테스트 모드 선택 신호 TM이 인버터 I1에 의해 반전되어 들어가도록 하고 있다.
이 실시예의 경우에도, 테스트 모드시, 테스트 모드 선택 신호 TM="L"로 된다. 이 때, 테스트 회로(21)의 출력이 “H"이면, NOR 게이트 G1의 출력과, NAND 게이트 G2의 출력이 모두 "L"로 된다. 따라서, 보호 트랜지스터 QN이 OFF, PMOS 트랜지스터 QP가 ON으로 되어, 패드 PAD에는 "H" 출력(=Vcc)이 얻어진다. 또한 테스트 회로(21)의 출력이 "L"이면, NOR 게이트 G1의 출력과, NAND 게이트 G2의 출력은 모두 "H"로 된다. 따라서, 보호 트랜지스터 QN이 ON, PMOS 트랜지스터 QP가 OFF로 되어, 패드 PAD에는 "L" 출력(=Vss)이 얻어진다.
따라서 이 실시예에 따르면, 패드 PAD에 부하 저항을 접속하지 않고, 테스트 출력을 "H", "L" 출력으로서 추출할 수 있다. 내부 회로(2)의 통상 동작 시에는, 테스트 모드 선택 신호가 TM="H"이며, 이 때 보호 트랜지스터 QN과 PMOS 트랜지스터 QP는 함께 OFF 상태로 유지된다. 따라서 내부 회로(2)의 통상 동작에 영향은 없다. 또한 전원 미투입의 상태에서는, 보호 트랜지스터 QN, PMOS 트랜지스터 QP 모두 게이트는 부유 상태이다. 이 때 PMOS 트랜지스터 QP는, 전원 Vcc단자를 기준으로 하는 마이너스의 고전압에 대해 보호 트랜지스터로서 기능한다.
[실시예 5]
도 3에 도시한 실시예 2에 있어서, 테스트 회로(21)의 출력을 내부 회로(2)로 전송하지 않도록 하기 위해서는, 도 7에 도시한 바와 같이, 신호선(3)에 전송 제어 게이트를 삽입하면 좋다. 전송 제어 게이트는 이 실시예의 경우, 테스트 모드 선택 신호 TM을 인버터 I2에 의해 반전한 신호로 제어되는 NOR 게이트 G3이다. 테스트 모드 선택 신호 TM이 "L"인 테스트 모드에서는, NOR 게이트 G3의 출력은 "L"로 고정되고, 테스트 출력은 내부 회로(2)에 전송되지 않는다. 통상 동작에 있어서는, 테스트 모드 선택 신호 TM이 H이므로 패드 PAD의 신호는 NOR 게이트 G1로 반전되고, 내부 회로(2)에 전송된다.
전송 제어 게이트로서, NOR 게이트 G3을 대신하여, 테스트 모드 선택 신호 TM에 의해 직접 제어되는 NAND 게이트를 이용하여도 마찬가지다. 단, 전송 제어 게이트로서 논리 게이트를 이용하는 도 7의 구성은, 패드 PAD가 신호 입력 단자인 경우에만 유효하다.
[실시예 6]
패드 PAD가 신호 입력 단자, 신호 출력 단자 중 어느 한쪽의 경우에도 유효한 전송 제어 게이트(51)로서는, 예를 들면 도 8에 도시한 바와 같은 CMOS 전송 게이트 TG를 이용하면 좋다. 이 CMOS 게이트 TG는, 테스트 모드 선택 신호 TM이 "L"인 테스트 모드에서는 OFF가 되고, 테스트 출력을 내부 회로(2)로 전송하지 않는다. 이 때, 내부 회로(12)의 패드 PAD에 연결되야 되는 단자는 부유 상태가 된다. 테스트 모드 선택 신호 TM이 "H"인 통상 동작에 있어서는, 전송 게이트 TG가 ON으로 되고, 패드 PAD는 내부 회로(2)에 접속된다.
도 7 및 도 8은, 도 3에 도시한 실시예 2의 구성을 전제로하여 도시하였지만, 도 6의 실시예에 대해 마찬가지로 적용할 수 있다.
[실시예 7]
여기까지의 실시예에 있어서, 패드 PD 및 테스트 회로(21)는 대표적으로 하나만 도시하였지만, 실제로는 도 9에 도시한 바와 같이, 복수의 패드 PAD에 대해 각각 보호 트랜지스터 QN이 설치된다. 또한 테스트 회로(21)도 복수의 퓨즈 회로에 의해 구성된다. 구체적으로, n개의 패드 PAD에 설치된 보호 트랜지스터 QN을 각각 테스트 회로(21)의 출력 트랜지스터로서 이용하면, 2n개의 테스트 출력 데이터를 병렬로 추출하는 것이 가능하게 된다.
이것은, 종래의 칩 정보 기억 회로에 비교하여 유리한 점이다. 종래의 칩 정보 기억 회로의 경우, 칩 정보 출력을 위해서만 다수의 핀을 준비하는 경우는 없기 때문에, 예를 들면 도 4에 도시한 바와 같이 추출된다. 즉, 복수의 퓨즈 회로(100)의 출력을 게이트(41)를 통해 레지스터(42)에 병렬 전송하고, 이것을 클록 버퍼(43)로부터의 클록에 의해 직렬 전송하여, 출력 버퍼(44)로부터 추출하게 된다.
이에 대해 이 실시예의 경우, 보호 트랜지스터가 설치된 많은 패드를 테스트 출력용으로서 이용할 수 있기 때문에, 복수 비트의 테스트 데이터를 동시에 병렬 판독할 수 있다.
[실시예 8]
도 3, 도 5 내지 도 9에 도시한 실시예 2 내지 7에서는, 테스트 회로(21)가 내부 회로(2)의 테스트가 아니라, 칩 정보 기억 회로인 경우를 설명하였지만, 본 발명은 내부 회로(2)의 테스트를 행하는 경우에도 유효하다.
도 10은 그와 같은 실시예를 나타내고 있다. 내부 회로(2)의 동작을 예를 들면 프로브 등으로 테스트하는 경우에, 일부의 어드레스 단자, I/O 단자, 컨트롤 단자 등을 동작시키고, 남은 단자를 전위 고정하는 경우가 종종 있다. 도 10의 실시예 8에서는, 보호 트랜지스터 QN을 이용하여, 테스트 모드 시에 패드 PAD를 전위 고정한다. 구체적으로는, 논리 게이트로서 앞의 실시예와 마찬가지로 NOR 게이트 G1을 이용하여, 그 하나의 입력 단자에 테스트 모드 선택 신호 TM을 입력하고, 다른 입력 단자에 고정 데이터를 제공한다.
테스트 모드 시, 테스트 모드 선택 신호 TM은 "L"로 한다. 고정 데이터는, 전위 고정하고 싶은 패드에 대해서는 "L", 전위 고정하고 싶지 않은 패드(즉 테스트에 이용하는 패드)에 대해서는 "H"로 한다. 이에 따라, “L"의 고정 데이터가 제공된 패드 PAD에서는, 보호 트랜지스터 QN이 ON하여 Vss로 고정된다. "H"의 고정 데이터가 제공되는 다른 패드 PAD에서는, 보호 트랜지스터 QN이 OFF이며, 임의의 레벨을 취할 수 있다. 테스트 모드 선택 신호 TM이 "H"의 통상 동작에서는, 보호 트랜지스터 QN이 OFF가 되는 것은, 앞의 각 실시예와 마찬가지이다.
종래, 마찬가지의 테스트를 간이 테스터 등을 이용하여 실시하는 경우에는, 전위 고정하는 모든 핀에 전원 단자나 접지 단자를 접속하지 않으면 안되어, 조작은 번거로웠다. 더구나 적당한 소켓이 없는 경우에는, 핀에 납땜을 행한다고 하는 작업이 필요하였다. 이에 대해 이 실시예에 따르면, 보호 트랜지스터를 이용하여 간단히 패드의 전위를 Vss로 고정할 수가 있어, 따라서 간이 테스터 등에 따른 회로 테스트의 수고를 줄일 수 있다.
도 3, 도 5 내지 도 10에 도시한 실시예 2 내지 8에서는, 보호 트랜지스터 QN을 제어하는 논리 게이트(4)로서 NOR 게이트 G1을 이용하였지만, 여기에 NAND 게이트를 이용하는 것도 가능하게 된다. 이 경우, NAND 게이트의 출력은 인버터를 통해 보호 트랜지스터 QN의 게이트에 접속한다. 테스트 모드 선택 신호 TM은 이 경우, 앞의 각 실시예와 반대로, 테스트 모드 시에 "H"로 되는 정논리의 신호가 된다.
이에 따라, 앞의 각 실시예와 마찬가지로, 통상 동작 시에는 보호 트랜지스터를 OFF로 유지하고, 테스트 모드에서 테스트 회로 출력을 보호 트랜지스터에 의해 출력하는 것, 또한 전원 미투입 시에 보호 트랜지스터 QN의 게이트를 부유 상태로 유지하는 것이 가능하다.
또한 실시예에서는, 보호 트랜지스터로서 M0S 트랜지스터를 이용하였지만, 바이폴라 트랜지스터를 이용한 경우에도 마찬가지로 본 발명을 적용하는 것이 가능하다.
이상 진술한 바와 같이 본 발명에 따르면, 보호 트랜지스터의 게이트를 전원미투입 시 부유 상태로 하여 우수한 ESD 내성을 얻는 것을 가능하게 한 반도체 장치가 얻어진다. 또한 본 발명에 따르면, 보호 트랜지스터를 테스트 회로의 출력 트랜지스터로서 유효하게 이용할 수 있도록 한 반도체 장치가 얻어진다.

Claims (16)

  1. 내부 회로와,
    PAD와,
    상기 내부 회로와 상기 PAD를 접속하는 신호선 상의 제1 노드와, 제1 전원 사이에 형성된 보호 수단과,
    상기 보호 수단의 제어 단자에 접속되고, 상기 내부 회로의 통상 동작 시에서는, 상기 보호 수단의 동작을 OFF 하는 제1 논리 게이트
    를 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 테스트 회로를 더 구비하고,
    상기 제1 논리 게이트는, 상기 테스트 회로의 출력 신호와, 상기 테스트 회로를 활성화하기 위한 제어 신호를 입력하고, 상기 제어 신호의 값에 기초하여, 상기 테스트 회로의 출력 신호를 상기 보호 수단의 제어 단자로 출력하고, 상기 보호 수단은, 상기 테스트 회로의 출력 신호를 상기 반도체 장치의 외부로 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 테스트 회로는 여러개 형성되어 있고, 각 테스트 회로는, 저항과 퓨즈가 상기 제1 전원과 제2 전원 사이에 직렬로 접속되고, 소정의 정보를 저장하는 퓨즈 회로인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 제1 전원에 접속되고, 그 게이트는 상기 제1 논리 게이트에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 상기 제1 전원에 접속되고, 그 게이트는 상기 제1 논리 게이트에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 PAD와, 제2 전원 사이에, 소정의 부가 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 PAD와, 제2 전원 사이에, 소정의 부가 저항을 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서, 상기 신호선의 제1 노드와 제2 전원 사이에 접속된 트랜지스터와,
    상기 테스트 회로를 활성화하기 위한 상기 제어 신호의 반전 레벨의 신호를 입력하고, 상기 반전된 제어 신호의 값에 기초하여, 상기 테스트 회로로부터의 출력 신호를 상기 트랜지스터의 제어 단자로 출력하여 상기 트랜지스터의 동작을 제어하는 제2 논리 게이트를 더 구비하며,
    상기 제1 논리 게이트 및 상기 제2 논리 게이트는, 각각 대응하는 상기 보호 수단 및 상기 트랜지스터에 대해, 상보 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 상기 제1 전원에 접속되며, 그 게이트는 상기 제1 논리 게이트에 접속되고,
    상기 트랜지스터는, 그 드레인이 상기 신호선의 제1 노드에 접속되고, 그 소스가 제2 전원에 접속되며, 그 게이트가 상기 제2 논리 게이트에 접속된 PMOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제2항에 있어서, 상기 PAD와 상기 내부 회로를 접속하는 상기 신호선의 제1 노드에 설치되고, 상기 테스트 회로를 활성화하기 위한 상기 제어 신호에 기초하여 동작하고, 상기 보호 수단으로부터 출력되는 상기 테스트 회로의 출력 신호가 상기 내부 회로로 전송되는 것을 방지하는 전송 제어 게이트를 더 구비하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 상기 제1 전원에 접속되며, 그 게이트는 상기 제1 논리 게이트에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 전송 제어 게이트는, 상기 테스트 회로를 활성화하기 위한 제어 신호의 값에 기초하여 ON/OFF 동작을 행하는 CMOS 전송 게이트이며, 상기 제어 신호가 상기 테스트 회로를 활성화하는 값인 경우, 상기 테스트 회로의 출력 신호를 상기 내부 회로로 전송하지 않도록 OFF하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 내부 회로의 테스트를 실행하는 경우, 상기 PAD의 전위를 소정의 레벨로 고정하는지의 여부를 지시하기 위한 제어 신호가, 상기 제1 논리 게이트로 공급되고, 상기 제1 논리 게이트는, 상기 제어 신호의 값에 기초하여, 상기 보호 수단의 0N/OFF를 제어하는 것을 특징으로 하는 반도체 장치,
  14. 제13항에 있어서, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 제1 전원에 접속되며, 그 게이트는 상기 제1 논리 게이트에 접속되어 있는 것을 특징으로하는 반도체 장치.
  15. 제2항에 있어서, 상기 테스트 회로에서 출력되는 출력 신호를 대신하여, 상기 PAD의 전위를 소정의 레벨로 고정하는지의 여부를 지시하는 제어 신호가, 상기 제1 논리 게이트로 공급되는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서, 상기 보호 수단은 NMOS 트랜지스터이며, 그 드레인은 상기 신호선의 제1 노드와 접속되고, 그 소스는 상기 제1 전원에 접속되며, 그 게이트는 상기 제1 논리 게이트에 접속되어 있는 것을 특징으로 하는 반도체 장치.
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