JP2002231886A - Ｅｓｄ保護回路および半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 不要な電流を抑制できるＥＳＤ保護回路を提
供する。 【解決手段】 ＰチャネルＭＯＳトランジスタＰＴ１
は、電源線Ｌ１と電源線Ｌ２との間に接続される。Ｐチ
ャネルＭＯＳトランジスタＰＴ２は、電源線Ｌ１とＰチ
ャネルＭＯＳトランジスタＰＴ１のゲートとの間に接続
され、電源線Ｌ２の電圧をゲートに受ける。Ｐチャネル
ＭＯＳトランジスタＰＴ３は、ＰチャネルＭＯＳトラン
ジスタＰＴ１のゲートと電源線Ｌ２との間に接続され、
電源線Ｌ１の電圧をゲートに受ける。ＰチャネルＭＯＳ
トランジスタＰＴ１−ＰＴ３の基板は、ＰチャネルＭＯ
ＳトランジスタＰＴ１のゲートに接続される。このＥＳ
Ｄ保護回路ではいずれの場合にも電源線Ｌ１と電源線Ｌ
２との間の電流経路がすべて遮断される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＥＳＤ（ｅｌｅ
ｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ）保護回路
およびこれを備えた半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、プロセスの微細化による高集積化
・高速化に伴ってＬＳＩの消費電力が増大している。高
集積化・高速化されたＬＳＩでは、消費電力の増大を抑
えるために電源電圧が低く設定される。この一方で、電
源電圧が高いＬＳＩも依然として数多く存在している。
電源電圧が低いＬＳＩと電源電圧が高いＬＳＩとのイン
ターフェースを実現するためには、電源電圧が低いＬＳ
Ｉの入出力回路を動作させるための電源電圧と電源電圧
が高いＬＳＩの電源電圧とを同じレベルにする必要があ
る。したがって、高集積化・高速化されたＬＳＩには、
消費電力を低減するために内部回路の電源電圧を低くし
かつ電源電圧の高いＬＳＩとのインターフェースを実現
するために入出力回路の電源電圧を高くしているものが
ある。このようなＬＳＩでは、大きさの異なる２つの電
源電圧が外部から供給されることになる。

【０００３】通常、ＬＳＩ内部にはＥＳＤ保護回路（ま
たは素子）が設けられている。ＥＳＤ保護回路（または
素子）とは、静電放電による破壊を防止するための回路
（または素子）である。上述したような２つの電源電圧
が外部から供給されるＬＳＩでは、図５に示すようにＥ
ＳＤ保護トランジスタ５０−５２が設けられる。図５に
示すＬＳＩには、第１の電源電圧ＶＤＤ１（例えば１．
８Ｖ）、第１の電源電圧よりも大きい第２の電源電圧Ｖ
ＤＤ２（例えば３．３Ｖ）、および接地電圧ＶＳＳが外
部から供給される。第１の電源電圧ＶＤＤ１、第２の電
源電圧ＶＤＤ２、および接地電圧ＶＳＳは、それぞれ端
子Ｔ５１，Ｔ５２，Ｔ５３に供給される。電源線Ｌ５
１，Ｌ５２および接地線Ｌ５３は、それぞれ端子Ｔ５１
−Ｔ５３に供給された電圧を受ける。ＥＳＤ保護トラン
ジスタ５０−５２はそれぞれ電源線Ｌ５１と電源線Ｌ５
２との間・電源線Ｌ５１と接地線Ｌ５３との間・電源線
Ｌ５２と接地線Ｌ５３との間に設けられる。

【０００４】

【発明が解決しようとする課題】図５に示したＬＳＩに
対して第１の電源電圧ＶＤＤ１（１．８Ｖ）および第２
の電源電圧ＶＤＤ２（３．３Ｖ）がともに与えられてい
るときＥＳＤ保護トランジスタ５０−５２は遮断状態と
なる。

【０００５】ところが、第１の電源電圧ＶＤＤ１（１．
８Ｖ）だけが与えられているとき（ＶＤＤ２＝０Ｖ）に
は、端子Ｔ５１からＥＳＤ保護トランジスタ５０のドレ
イン−基板間のＰＮ接合を通じて電源線Ｌ５２へ不要な
電流が流れ込み、アルミ配線のエレクトロマイグレーシ
ョン等の信頼性問題を引き起こす。

【０００６】このため、図５に示すＬＳＩに対して電源
電圧を与えるときには、第２の電源電圧ＶＤＤ２を先に
与えてから第１の電源電圧ＶＤＤ１を与えるというよう
な電源投入シーケンスを守らなければならない。

【０００７】この発明は上記のような問題を解決するた
めになされたものであり、その目的は、不要な電流を抑
制することができるＥＳＤ保護回路を提供することであ
る。

【０００８】この発明のもう１つの目的は、電源投入シ
ーケンスを考慮する必要がない半導体集積回路装置を提
供することである。

【０００９】

【課題を解決するための手段】この発明の１つの局面に
従うと、ＥＳＤ保護回路は、第１のＰチャネルＭＯＳト
ランジスタと、第２のＰチャネルＭＯＳトランジスタ
と、第３のＰチャネルＭＯＳトランジスタとを備える。
第１のＰチャネルＭＯＳトランジスタは、第１の電源線
と第２の電源線との間に接続される。第１の電源線には
第１の電源電圧が供給される。第２の電源線には第２の
電源電圧が供給される。第２のＰチャネルＭＯＳトラン
ジスタは、第１の電源線と第１のＰチャネルＭＯＳトラ
ンジスタのゲートとの間に接続され、第２の電源線の電
圧をゲートに受ける。第３のＰチャネルＭＯＳトランジ
スタは、第１のＰチャネルＭＯＳトランジスタのゲート
と第２の電源線との間に接続され、第１の電源線の電圧
をゲートに受ける。第１のＰチャネルＭＯＳトランジス
タの基板、第２のＰチャネルＭＯＳトランジスタの基
板、および第３のＰチャネルＭＯＳトランジスタの基板
は、第１のＰチャネルＭＯＳトランジスタのゲートに接
続される。

【００１０】好ましくは、上記第１の電源電圧は、上記
第２の電源電圧よりも小さい。

【００１１】上記ＥＳＤ保護回路では、第１の電源線に
第１の電源電圧が供給されかつ第２の電源線に第２の電
源電圧が供給されないとき、第２のＰチャネルＭＯＳト
ランジスタは導通状態となる。これにより、第１のＰチ
ャネルＭＯＳトランジスタのゲートには第１の電源電圧
が与えられ、第１のＰチャネルＭＯＳトランジスタは遮
断状態となる。また、第３のＰチャネルＭＯＳトランジ
スタのゲートには第１の電源電圧が与えられ、第３のＰ
チャネルＭＯＳトランジスタは遮断状態となる。このよ
うに、第１および第３のＰチャネルＭＯＳトランジスタ
が遮断状態となるため、第１の電源線から第２の電源線
への電流経路はすべて遮断される。

【００１２】また、第２の電源線に第２の電源電圧が供
給されかつ第１の電源線に第１の電源電圧が供給されな
いとき、第２のＰチャネルＭＯＳトランジスタは遮断状
態となる。一方、第３のＰチャネルＭＯＳトランジスタ
は導通状態となる。これにより、第１のＰチャネルＭＯ
Ｓトランジスタのゲートに第２の電源電圧が与えられ、
第１のＰチャネルＭＯＳトランジスタは遮断状態とな
る。このように、第１および第２のＰチャネルＭＯＳト
ランジスタが遮断状態となるため、第２の電源線から第
１の電源線への電流経路はすべて遮断される。

【００１３】また、第１の電源線に第１の電源電圧が供
給されかつ第２の電源線に第２の電源電圧が供給される
とき、第２のＰチャネルＭＯＳトランジスタは遮断状態
となる。第３のＰチャネルＭＯＳトランジスタのゲート
には第１の電源電圧が与えられ、第３のＰチャネルＭＯ
Ｓトランジスタは導通状態となる。これにより、第１の
ＰチャネルＭＯＳトランジスタのゲートに第２の電源電
圧が与えられ、第１のＰチャネルＭＯＳトランジスタは
遮断状態となる。このように、第１および第２のＰチャ
ネルＭＯＳトランジスタが遮断状態となるため、第２の
電源線から第１の電源線への電流経路はすべて遮断され
る。

【００１４】以上のように、上記ＥＳＤ保護回路では、
上述したいずれの場合にも第１の電源線と第２の電源線
との間の電流経路が遮断される。したがって、第１の電
源線と第２の電源線との間を流れる不要な電流を抑制す
ることができる。

【００１５】好ましくは、上記ＥＳＤ保護回路はさらに
第４のＰチャネルＭＯＳトランジスタを備える。第４の
ＰチャネルＭＯＳトランジスタは、第１のＰチャネルＭ
ＯＳトランジスタのゲートと第１の電源線との間に接続
され、第２の電源線の電圧をゲートに受ける。第４のＰ
チャネルＭＯＳトランジスタの基板は第１のＰチャネル
ＭＯＳトランジスタのゲートに接続される。

【００１６】上記ＥＳＤ保護回路では、第１の電源電圧
のほうが第２の電源電圧よりも小さい場合において第１
の電源線に第１の電源電圧が供給されかつ第２の電源線
に第２の電源電圧が供給されないとき、第２のＰチャネ
ルＭＯＳトランジスタは導通状態となる。これにより、
第１のＰチャネルＭＯＳトランジスタのゲートに第１の
電源電圧が与えられ、第１のＰチャネルＭＯＳトランジ
スタは遮断状態となる。また、第３のＰチャネルＭＯＳ
トランジスタのゲートには第１の電源電圧が与えられ、
第３のＰチャネルＭＯＳトランジスタは遮断状態とな
る。また、第４のＰチャネルＭＯＳトランジスタは導通
状態となる。このように、第１および第３のＰチャネル
ＭＯＳトランジスタが遮断状態となるため、第１の電源
線から第２の電源線への電流経路はすべて遮断される。

【００１７】また、第１の電源電圧のほうが第２の電源
電圧よりも小さい場合において第２の電源線に第２の電
源電圧が与えられかつ第１の電源線に第１の電源電圧が
与えられないとき、第２のＰチャネルＭＯＳトランジス
タのゲートに第２の電源電圧が与えられ、第２のＰチャ
ネルＭＯＳトランジスタは遮断状態となる。また、第３
のＰチャネルＭＯＳトランジスタは導通状態となる。こ
れにより、第１のＰチャネルＭＯＳトランジスタのゲー
トに第２の電源電圧が与えられ、第１のＰチャネルＭＯ
Ｓトランジスタは遮断状態となる。また、第４のＰチャ
ネルＭＯＳトランジスタのゲートには第２の電源電圧が
与えられ、第４のＰチャネルＭＯＳトランジスタは遮断
状態となる。このように、第１および第２のＰチャネル
ＭＯＳトランジスタが遮断状態となるため、第２の電源
線から第１の電源線への電流経路はすべて遮断される。

【００１８】また、第１の電源電圧のほうが第２の電源
電圧よりも小さい場合において第１の電源線に第１の電
源電圧が与えられかつ第２の電源線に第２の電源電圧が
与えられるとき、第２のＰチャネルＭＯＳトランジスタ
のゲートに第２の電源電圧が与えられ、第２のＰチャネ
ルＭＯＳトランジスタは遮断状態となる。また、第３の
ＰチャネルＭＯＳトランジスタのゲートには第１の電源
電圧が与えられ、第３のＰチャネルＭＯＳトランジスタ
は導通状態となる。これにより、第１のＰチャネルＭＯ
Ｓトランジスタのゲートに第２の電源電圧が与えられ、
第１のＰチャネルＭＯＳトランジスタは遮断状態とな
る。また、第４のＰチャネルＭＯＳトランジスタのゲー
トには第２の電源電圧が与えられ、第４のＰチャネルＭ
ＯＳトランジスタは遮断状態となる。このように、第１
および第２のＰチャネルＭＯＳトランジスタが遮断状態
となるため、第２の電源線から第１の電源線への電流経
路はすべて遮断される。

【００１９】また、第１の電源電圧のほうが第２の電源
電圧よりも大きい場合において第１の電源線に第１の電
源電圧が与えられかつ第２の電源線に第２の電源電圧が
与えられないとき、第２のＰチャネルＭＯＳトランジス
タは導通状態となる。これにより第１のＰチャネルＭＯ
Ｓトランジスタのゲートに第１の電源電圧が与えられ、
第１のＰチャネルＭＯＳトランジスタは遮断状態とな
る。また、第３のＰチャネルＭＯＳトランジスタのゲー
トには第１の電源電圧が与えられ、第３のＰチャネルＭ
ＯＳトランジスタは遮断状態となる。また、第４のＰチ
ャネルＭＯＳトランジスタは導通状態となる。このよう
に、第１および第３のＰチャネルＭＯＳトランジスタが
遮断状態となるため、第１の電源線から第２の電源線へ
の電流経路はすべて遮断される。

【００２０】また、第１の電源電圧のほうが第２の電源
電圧よりも大きい場合において第２の電源線に第２の電
源電圧が与えられかつ第１の電源線に第１の電源電圧が
与えられないとき、第２のＰチャネルＭＯＳトランジス
タのゲートに第２の電源電圧が与えられ、第２のＰチャ
ネルＭＯＳトランジスタは遮断状態となる。また、第３
のＰチャネルＭＯＳトランジスタは導通状態となる。こ
れにより第１のＰチャネルＭＯＳトランジスタのゲート
に第２の電源電圧が与えられ、第１のＰチャネルＭＯＳ
トランジスタは遮断状態となる。また、第４のＰチャネ
ルＭＯＳトランジスタのゲートに第２の電源電圧が与え
られ、第４のＰチャネルＭＯＳトランジスタは遮断状態
となる。このように、第１および第２のＰチャネルＭＯ
Ｓトランジスタが遮断状態となるため、第２の電源線か
ら第１の電源線への電流経路はすべて遮断される。

【００２１】また、第１の電源電圧のほうが第２の電源
電圧よりも大きい場合において第１の電源線に第１の電
源電圧が与えられかつ第２の電源線に第２の電源電圧が
与えられるとき、第２のＰチャネルＭＯＳトランジスタ
のゲートに第２の電源電圧が与えられ、第２のＰチャネ
ルＭＯＳトランジスタは導通状態となる。また、第３の
ＰチャネルＭＯＳトランジスタのゲートには第１の電源
電圧が与えられ、第３のＰチャネルＭＯＳトランジスタ
は遮断状態となる。第４のＰチャネルＭＯＳトランジス
タのゲートには第２の電源電圧が与えられ、第４のＰチ
ャネルＭＯＳトランジスタは導通状態となる。これによ
り第１のＰチャネルＭＯＳトランジスタのゲートには第
１の電源電圧が与えられ、第１のＰチャネルＭＯＳトラ
ンジスタは遮断状態となる。このように、第１および第
３のＰチャネルＭＯＳトランジスタが遮断状態となるた
め、第１の電源線から第２の電源線への電流経路はすべ
て遮断される。

【００２２】以上のように、上記ＥＳＤ保護回路では、
第１の電源電圧のほうが第２の電源電圧よりも小さい場
合および第１の電源電圧のほうが第２の電源電圧よりも
大きい場合のいずれの場合にも第１の電源線と第２の電
源線との間の電流経路が遮断される。したがって、第１
および第２の電源電圧の大小関係に関わらず第１の電源
線と第２の電源線との間を流れる不要な電流を抑制する
ことができる。

【００２３】この発明のもう１つの局面に従うと、半導
体集積回路装置は、第１の電源線と、第２の電源線と、
ＥＳＤ保護回路とを備える。第１の電源線には第１の電
源電圧が供給される。第２の電源線には第２の電源電圧
が供給される。ＥＳＤ保護回路は、第１の電源線と第２
の電源線との間に接続される。ＥＳＤ保護回路は、第１
のＰチャネルＭＯＳトランジスタと、第２のＰチャネル
ＭＯＳトランジスタと、第３のＰチャネルＭＯＳトラン
ジスタとを含む。第１のＰチャネルＭＯＳトランジスタ
は、第１の電源線と第２の電源線との間に接続される。
第２のＰチャネルＭＯＳトランジスタは、第１の電源線
と第１のＰチャネルＭＯＳトランジスタのゲートとの間
に接続され、第２の電源線の電圧をゲートに受ける。第
３のＰチャネルＭＯＳトランジスタは、第１のＰチャネ
ルＭＯＳトランジスタのゲートと第２の電源線との間に
接続され、第１の電源線の電圧をゲートに受ける。第１
のＰチャネルＭＯＳトランジスタの基板、第２のＰチャ
ネルＭＯＳトランジスタの基板、および第３のＰチャネ
ルＭＯＳトランジスタの基板は、第１のＰチャネルＭＯ
Ｓトランジスタのゲートに接続される。

【００２４】好ましくは、上記第１の電源電圧は、上記
第２の電源電圧よりも小さい。

【００２５】上記半導体集積回路装置では、ＥＳＤ保護
回路を設けたため、上述したいずれの場合にも第１の電
源線と第２の電源線との間の電流経路が遮断される。こ
れにより、第１の電源線と第２の電源線との間を流れる
不要な電流を抑制することができる。したがって、「第
１の電源電圧を供給してから第２の電源電圧を供給す
る」または「第２の電源電圧を供給してから第１の電源
電圧を供給する」というような電源投入シーケンスを考
慮する必要がない。

【００２６】好ましくは、上記ＥＳＤ保護回路はさら
に、第４のＰチャネルＭＯＳトランジスタを含む。第４
のＰチャネルＭＯＳトランジスタは、第１のＰチャネル
ＭＯＳトランジスタのゲートと第１の電源線との間に接
続され、第２の電源線の電圧をゲートに受ける。第４の
ＰチャネルＭＯＳトランジスタの基板は第１のＰチャネ
ルＭＯＳトランジスタのゲートに接続される。

【００２７】上記半導体集積回路装置では、第４のＰチ
ャネルＭＯＳトランジスタを設けたため、第１の電源電
圧のほうが第２の電源電圧よりも小さい場合および第１
の電源電圧のほうが第２の電源電圧よりも大きい場合の
いずれの場合にも第１の電源線と第２の電源線との間の
電流経路が遮断される。したがって、第１および第２の
電源電圧の大小関係に関わらず第１の電源線と第２の電
源線との間を流れる不要な電流を抑制することができ
る。

【００２８】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付し、その説明は繰り返さない。

【００２９】（第１の実施形態） ＜半導体集積回路装置の構成＞図１は、この発明の第１
の実施形態による半導体集積回路装置の構成を示すブロ
ック図である。図１に示す半導体集積回路装置は、端子
Ｔ１−Ｔ４と、電源線Ｌ１，Ｌ２と、接地線Ｌ３と、Ｅ
ＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ ｄｉｓｃｈａｒｇ
ｅ：静電放電）保護回路１と、ＥＳＤ保護トランジスタ
２，３と、入出力回路４と、内部回路５とを備える。

【００３０】端子Ｔ１には電源電圧ＶＤＤ１（例えば
１．８Ｖ）が供給される。端子Ｔ２には電源電圧ＶＤＤ
２（例えば３．３Ｖ）が供給される。ここでは電源電圧
ＶＤＤ２は電源電圧ＶＤＤ１よりも大きいものとする。
端子Ｔ３には接地電圧ＶＳＳが供給される。端子Ｔ４
は、外部と情報の入出力を行うための端子である。電源
線Ｌ１は、端子Ｔ１に供給される電圧を受ける。電源線
Ｌ２は、端子Ｔ２に供給される電圧を受ける。接地線Ｌ
３は、端子Ｔ３に供給される接地電圧ＶＳＳ（例えば０
Ｖ）を受ける。

【００３１】ＥＳＤ保護回路１は、電源線Ｌ１と電源線
Ｌ２との間に設けられる。ＥＳＤ保護回路１は、端子Ｔ
１（または端子Ｔ２）に印加されたＥＳＤパルスを自身
を介して端子Ｔ２（または端子Ｔ１）に導き外部へ放電
する。ＥＳＤ保護トランジスタ２は、電源線Ｌ２と接地
線Ｌ３との間にダイオード接続されたＮチャネルＭＯＳ
トランジスタである。ＥＳＤ保護トランジスタ２は、端
子Ｔ２（または端子Ｔ３）に印加されたＥＳＤパルスを
自身を介して端子Ｔ３（または端子Ｔ２）に導き外部へ
放電する。ＥＳＤ保護トランジスタ３は、電源線Ｌ１と
接地線Ｌ３との間にダイオード接続されたＮチャネルＭ
ＯＳトランジスタである。ＥＳＤ保護トランジスタ３
は、端子Ｔ１（または端子Ｔ３）に印加されたＥＳＤパ
ルスを自身を介して端子Ｔ３（または端子Ｔ１）へ導き
外部へ放電する。入出力回路４は、電源線Ｌ１からの電
源電圧ＶＤＤ１および電源線Ｌ２からの電源電圧ＶＤＤ
２を受けて動作し、端子Ｔ４からの情報を内部回路５
へ、内部回路５からの情報を端子Ｔ４へ出力する。内部
回路５は、電源線Ｌ１からの電源電圧ＶＤＤ１を受けて
動作し、入出力回路４からの情報に対する処理・処理結
果の入出力回路４への出力などの処理を行う。

【００３２】＜ＥＳＤ保護回路の構成＞図２は、図１に
示したＥＳＤ保護回路１の構成を示す回路図である。図
２を参照して、ＥＳＤ保護回路１は、ＰチャネルＭＯＳ
トランジスタＰＴ１−ＰＴ３を含む。ＰチャネルＭＯＳ
トランジスタＰＴ１は、電源線Ｌ１と電源線Ｌ２との間
に接続される。ＰチャネルＭＯＳトランジスタＰＴ２
は、電源線Ｌ１とＰチャネルＭＯＳトランジスタＰＴ１
のゲートとの間に接続され、電源線Ｌ２の電圧をゲート
に受ける。ＰチャネルＭＯＳトランジスタＰＴ３は、Ｐ
チャネルＭＯＳトランジスタＰＴ１のゲートと電源線Ｌ
２との間に接続され、電源線Ｌ１の電圧をゲートに受け
る。ＰチャネルＭＯＳトランジスタＰＴ１−ＰＴ３の基
板は、ＰチャネルＭＯＳトランジスタＰＴ１のゲートに
接続される。

【００３３】＜ＥＳＤ保護回路の動作＞図１に示した半
導体集積回路装置には、大きさの異なる２つの電源電圧
ＶＤＤ１，ＶＤＤ２が外部から供給される。電源電圧Ｖ
ＤＤ１、ＶＤＤ２は互いに独立に供給される。したがっ
て、（１）端子Ｔ１に電源電圧ＶＤＤ１が与えられ、端
子Ｔ２には電源電圧ＶＤＤ２が与えられないとき、
（２）端子Ｔ２に電源電圧ＶＤＤ２が与えられ、端子Ｔ
１には電源電圧ＶＤＤ１が与えられないとき、（３）端
子Ｔ１に電源電圧ＶＤＤ１が与えられ、端子Ｔ２に電源
電圧ＶＤＤ２が与えられるときが存在する。以下、それ
ぞれの場合におけるＥＳＤ保護回路１の動作について図
２を参照しつつ説明する。

【００３４】（１）端子Ｔ１に電源電圧ＶＤＤ１が与え
られ、端子Ｔ２には電源電圧ＶＤＤ２が与えられないと
き このとき、電源線Ｌ１の電圧はＶＤＤ１（例えば１．８
Ｖ）となり、電源線Ｌ２の電圧は０Ｖとなる。そして、
ＰチャネルＭＯＳトランジスタＰＴ２のゲートには電源
線Ｌ２の電圧（０Ｖ）が与えられ、ＰチャネルＭＯＳト
ランジスタＰＴ２は導通状態となる。これにより、Ｐチ
ャネルＭＯＳトランジスタＰＴ１のゲートに電源線Ｌ１
の電圧（１．８Ｖ）が与えられる。一方、ＰチャネルＭ
ＯＳトランジスタＰＴ１のソースには電源線Ｌ２の電圧
（０Ｖ）が与えられる。よって、ＰチャネルＭＯＳトラ
ンジスタＰＴ１は遮断状態となる。また、ＰチャネルＭ
ＯＳトランジスタＰＴ３のゲートには電源線Ｌ１の電圧
（１．８Ｖ）が与えられ、ソースには電源線Ｌ２の電圧
（０Ｖ）が与えられる。ＰチャネルＭＯＳトランジスタ
ＰＴ２が導通状態となるため、ＰチャネルＭＯＳトラン
ジスタＰＴ３のドレインは１．８Ｖとなる。したがっ
て、ＰチャネルＭＯＳトランジスタＰＴ３は遮断状態と
なる。

【００３５】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ３が遮断状態となるため、電源線Ｌ１か
ら電源線Ｌ２への電流経路はすべて遮断される。

【００３６】（２）端子Ｔ２に電源電圧ＶＤＤ２が与え
られ、端子Ｔ１には電源電圧ＶＤＤ１が与えられないと
き このとき、電源線Ｌ２の電圧はＶＤＤ２（例えば３．３
Ｖ）となり、電源線Ｌ１の電圧は０Ｖとなる。そして、
ＰチャネルＭＯＳトランジスタＰＴ２のドレインには電
源線Ｌ１の電圧（０Ｖ）が与えられ、ゲートには電源線
Ｌ２の電圧（３．３Ｖ）が与えられる。したがって、Ｐ
チャネルＭＯＳトランジスタＰＴ２は遮断状態となる。
ＰチャネルＭＯＳトランジスタＰＴ３のゲートには電源
線Ｌ１の電圧（０Ｖ）が与えられ、ソースには電源線Ｌ
２の電圧（３．３Ｖ）が与えられる。よって、Ｐチャネ
ルＭＯＳトランジスタＰＴ３は導通状態となる。これに
より、ＰチャネルＭＯＳトランジスタＰＴ１のゲートに
電源線Ｌ２の電圧（３．３Ｖ）が与えられる。よって、
ＰチャネルＭＯＳトランジスタＰＴ１は遮断状態とな
る。

【００３７】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ２が遮断状態となるため、電源線Ｌ２か
ら電源線Ｌ１への電流経路はすべて遮断される。

【００３８】（３）端子Ｔ１に電源電圧ＶＤＤ１が与え
られ、端子Ｔ２に電源電圧ＶＤＤ２が与えられるとき このとき、電源線Ｌ１の電圧はＶＤＤ１（例えば１．８
Ｖ）となり、電源線Ｌ２の電圧はＶＤＤ２（例えば３．
３Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ
ＰＴ２のドレインには電源線Ｌ１の電圧（１．８Ｖ）が
与えられ、ゲートには電源線Ｌ２の電圧（３．３Ｖ）が
与えられる。よって、ＰチャネルＭＯＳトランジスタＰ
Ｔ２は遮断状態となる。ＰチャネルＭＯＳトランジスタ
ＰＴ３のゲートには電源線Ｌ１の電圧（１．８Ｖ）が与
えられ、ソースには電源線Ｌ２の電圧（３．３Ｖ）が与
えられる。よって、ＰチャネルＭＯＳトランジスタＰＴ
３は導通状態となる。これによりＰチャネルＭＯＳトラ
ンジスタＰＴ１のゲートには電源線Ｌ２の電圧（３．３
Ｖ）が与えられ、ＰチャネルＭＯＳトランジスタＰＴ１
は遮断状態となる。

【００３９】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ２が遮断状態となるため、電源線Ｌ２か
ら電源線Ｌ１への電流経路はすべて遮断される。

【００４０】以上のように、図２に示したＥＳＤ保護回
路では、上述した（１）−（３）のいずれの場合にも電
源線Ｌ１と電源線Ｌ２との間の電流経路がすべて遮断さ
れる。したがって、電源線Ｌ１と電源線Ｌ２との間を流
れる不要な電流を抑制することができる。

【００４１】＜効果＞この発明の第１の実施形態による
半導体集積回路装置では、図２に示したようなＥＳＤ保
護回路を設けたため、電源線Ｌ１と電源線Ｌ２との間を
流れる不要な電流を抑制することができる。したがっ
て、「電源電圧ＶＤＤ１を供給してから電源電圧ＶＤＤ
２を供給する」または「電源電圧ＶＤＤ２を供給してか
ら電源電圧ＶＤＤ１を供給する」というような電源投入
シーケンスを考慮する必要がない。

【００４２】＜なお書き＞なお、ここでは端子Ｔ１，Ｔ
２およびＥＳＤ保護回路１をそれぞれ１つとしたが、こ
れらを複数としてもよい。

【００４３】また、ＥＳＤ保護トランジスタ２，３のゲ
ートは接地線Ｌ３に直接接続したが、抵抗またはＭＯＳ
トランジスタを介して接地線Ｌ３に接続してもよい。

【００４４】また、ＥＳＤ保護トランジスタ２，３はＮ
チャネルＭＯＳトランジスタであるとしたが、これに代
えて、図３に示すように電源線と接地線との間にダイオ
ード接続されたＰチャネルＭＯＳトランジスタ４１とし
てもよい。

【００４５】（第２の実施形態） ＜ＥＳＤ保護回路の構成＞この発明の第２の実施形態に
よる半導体集積回路装置は、図２に示したＥＳＤ保護回
路に代えて、図４に示すＥＳＤ保護回路を備える。図４
に示すＥＳＤ保護回路は、図２に示したＥＳＤ保護回路
に加えてさらにＰチャネルＭＯＳトランジスタＰＴ４を
含む。ＰチャネルＭＯＳトランジスタＰＴ４は、Ｐチャ
ネルＭＯＳトランジスタＰＴ１のゲートと電源線Ｌ１と
の間に接続され、電源線Ｌ２の電圧をゲートに受ける。
ＰチャネルＭＯＳトランジスタＰＴ４の基板は、Ｐチャ
ネルＭＯＳトランジスタＰＴ１のゲートに接続される。

【００４６】＜ＥＳＤ保護回路の動作＞第１の実施形態
では電源電圧ＶＤＤ１のほうが電源電圧ＶＤＤ２よりも
小さいとした。しかし、第２の実施形態では電源電圧Ｖ
ＤＤ１，ＶＤＤ２の大小関係は特定しない。以下、それ
ぞれの場合におけるＥＳＤ保護回路の動作について図４
を参照しつつ説明する。

【００４７】Ａ．電源電圧ＶＤＤ１のほうが電源電圧Ｖ
ＤＤ２よりも低い場合 （１）端子Ｔ１に電源電圧ＶＤＤ１が与えられ、端子Ｔ
２には電源電圧ＶＤＤ２が与えられないとき このとき、電源線Ｌ１の電圧はＶＤＤ１（例えば１．８
Ｖ）となり、電源線Ｌ２の電圧は０Ｖとなる。そして、
ＰチャネルＭＯＳトランジスタＰＴ２のゲートには電源
線Ｌ２の電圧（０Ｖ）が与えられ、ＰチャネルＭＯＳト
ランジスタＰＴ２は導通状態となる。ＰチャネルＭＯＳ
トランジスタＰＴ１のゲートには電源線Ｌ１の電圧
（１．８Ｖ）が与えられ、ソースには電源線Ｌ２の電圧
（０Ｖ）が与えられる。よって、ＰチャネルＭＯＳトラ
ンジスタＰＴ１は遮断状態となる。ＰチャネルＭＯＳト
ランジスタＰＴ３のゲートには電源線Ｌ１の電圧（１．
８Ｖ）が与えられ、ソースには電源線Ｌ２の電圧（０
Ｖ）が与えられる。また、ＰチャネルＭＯＳトランジス
タＰＴ２が導通状態となるため、ＰチャネルＭＯＳトラ
ンジスタＰＴ３のドレインには電源線Ｌ１の電圧（１．
８Ｖ）が与えられる。よって、ＰチャネルＭＯＳトラン
ジスタＰＴ３は遮断状態となる。ＰチャネルＭＯＳトラ
ンジスタＰＴ４のゲートに電源線Ｌ２の電圧（０Ｖ）が
与えられ、ソースには電源線Ｌ１の電圧（１．８Ｖ）が
与えられる。よって、ＰチャネルＭＯＳトランジスタＰ
Ｔ４は導通状態となる。これにより、ＰチャネルＭＯＳ
トランジスタＴＰ１，ＰＴ２の基板に電源線Ｌ１の電圧
（１．８Ｖ）が与えられる。

【００４８】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ３が遮断状態となるため、電源線Ｌ１か
ら電源線Ｌ２への電流経路はすべて遮断される。

【００４９】（２）端子Ｔ２に電源電圧ＶＤＤ２が与え
られ、端子Ｔ１には電源電圧ＶＤＤ１が与えられないと
き このとき、電源線Ｌ２の電圧はＶＤＤ２（例えば３．３
Ｖ）となり、電源線Ｌ１の電圧は０Ｖとなる。そして、
ＰチャネルＭＯＳトランジスタＰＴ２のドレインには電
源線Ｌ１の電圧（０Ｖ）が与えられ、ゲートには電源線
Ｌ２の電圧（３．３Ｖ）が与えられる。よって、Ｐチャ
ネルＭＯＳトランジスタＰＴ２は遮断状態となる。Ｐチ
ャネルＭＯＳトランジスタＰＴ３のゲートには電源線Ｌ
１の電圧（０Ｖ）が与えられ、ソースには電源線Ｌ２の
電圧（３．３Ｖ）が与えられる。よって、ＰチャネルＭ
ＯＳトランジスタＰＴ３は導通状態となる。これにより
ＰチャネルＭＯＳトランジスタＰＴ１のゲートには電源
線Ｌ２の電圧（３．３Ｖ）が与えられ、ＰチャネルＭＯ
ＳトランジスタＰＴ１は遮断状態となる。ＰチャネルＭ
ＯＳトランジスタＰＴ４のゲートには電源線Ｌ２の電圧
（３．３Ｖ）が与えられ、ソースには電源線Ｌ１の電圧
（０Ｖ）が与えられる。よって、ＰチャネルＭＯＳトラ
ンジスタＰＴ４は遮断状態となる。

【００５０】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ２が遮断状態となるため、電源線Ｌ２か
ら電源線Ｌ１への電流経路はすべて遮断される。

【００５１】（３）端子Ｔ１に電源電圧ＶＤＤ１が与え
られ、端子Ｔ２に電源電圧ＶＤＤ２が与えられるとき このとき、電源線Ｌ１の電圧はＶＤＤ１（例えば１．８
Ｖ）となり、電源線Ｌ２の電圧はＶＤＤ２（例えば３．
３Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ
ＰＴ２のドレインには電源線Ｌ１の電圧（１．８Ｖ）が
与えられ、ゲートには電源線Ｌ２の電圧（３．３Ｖ）が
与えられる。よって、ＰチャネルＭＯＳトランジスタＰ
Ｔ２は遮断状態となる。ＰチャネルＭＯＳトランジスタ
ＰＴ３のゲートには電源線Ｌ１の電圧（１．８Ｖ）が与
えられ、ソースには電源線Ｌ２の電圧（３．３Ｖ）が与
えられる。よって、ＰチャネルＭＯＳトランジスタＰＴ
３は導通状態となる。これにより、ＰチャネルＭＯＳト
ランジスタＰＴ１のゲートには電源線Ｌ２の電圧（３．
３Ｖ）が与えられ、ＰチャネルＭＯＳトランジスタＰＴ
１は遮断状態となる。ＰチャネルＭＯＳトランジスタＰ
Ｔ４のゲートには電源線Ｌ２の電圧（３．３Ｖ）が与え
られ、ソースには電源線Ｌ１の電圧（１．８Ｖ）が与え
られる。よって、ＰチャネルＭＯＳトランジスタＰＴ４
は遮断状態となる。

【００５２】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ２が遮断状態となるため、電源線Ｌ２か
ら電源線Ｌ１への電流経路はすべて遮断される。

【００５３】Ｂ．電源電圧ＶＤＤ１のほうが電源電圧Ｖ
ＤＤ２よりも高い場合 （１）端子Ｔ１に電源電圧ＶＤＤ１が与えられ、端子Ｔ
２には電源電圧ＶＤＤ２が与えられないとき このとき、電源線Ｌ１の電圧はＶＤＤ１（例えば３．３
Ｖ）となり、電源線Ｌ２の電圧は０Ｖとなる。そして、
ＰチャネルＭＯＳトランジスタＰＴ２のゲートには電源
線Ｌ２の電圧（０Ｖ）が与えられ、ＰチャネルＭＯＳト
ランジスタＰＴ２は導通状態となる。これにより、Ｐチ
ャネルＭＯＳトランジスタＰＴ１のゲートには電源線Ｌ
１の電圧（３．３Ｖ）が与えられる。また、Ｐチャネル
ＭＯＳトランジスタＰＴ１のソースには電源線Ｌ２の電
圧（０Ｖ）が与えられる。よって、ＰチャネルＭＯＳト
ランジスタＰＴ１は遮断状態となる。ＰチャネルＭＯＳ
トランジスタＰＴ３のゲートには電源線Ｌ１の電圧
（３．３Ｖ）が与えられ、ソースには電源線Ｌ２の電圧
（０Ｖ）が与えられる。また、ＰチャネルＭＯＳトラン
ジスタＰＴ２が導通状態であるためＰチャネルＭＯＳト
ランジスタＰＴ３のドレインには電源線Ｌ１の電圧
（３．３Ｖ）が与えられる。よって、ＰチャネルＭＯＳ
トランジスタＰＴ３は遮断状態となる。ＰチャネルＭＯ
ＳトランジスタＰＴ４のゲートには電源線Ｌ２の電圧
（０Ｖ）が与えられる。また、ＰチャネルＭＯＳトラン
ジスタＰＴ２が導通状態であるためＰチャネルＭＯＳト
ランジスタＰＴ４のソースには電源線Ｌ１の電圧（３．
３Ｖ）が与えられる。よって、ＰチャネルＭＯＳトラン
ジスタＰＴ４は導通状態となる。これにより、Ｐチャネ
ルＭＯＳトランジスタＰＴ１，ＰＴ２の基板に電源線Ｌ
１の電圧（３．３Ｖ）が与えられる。

【００５４】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ３が遮断状態となるため、電源線Ｌ１か
ら電源線Ｌ２への電流経路はすべて遮断される。

【００５５】（２）端子Ｔ２に電源電圧ＶＤＤ２が与え
られ、端子Ｔ１には電源電圧ＶＤＤ１が与えられないと
き このとき、電源線Ｌ２の電圧はＶＤＤ２（例えば１．８
Ｖ）となり、電源線Ｌ１の電圧は０Ｖとなる。そして、
ＰチャネルＭＯＳトランジスタＰＴ２のドレインには電
源線Ｌ１の電圧（０Ｖ）が与えられ、ゲートには電源線
Ｌ２の電圧（１．８Ｖ）が与えられる。よって、Ｐチャ
ネルＭＯＳトランジスタＰＴ２は遮断状態となる。Ｐチ
ャネルＭＯＳトランジスタＰＴ３のゲートには電源線Ｌ
１の電圧（０Ｖ）が与えられ、ソースには電源線Ｌ２の
電圧（１．８Ｖ）が与えられる。よって、ＰチャネルＭ
ＯＳトランジスタＰＴ３は導通状態となる。これにより
ＰチャネルＭＯＳトランジスタＰＴ１のゲートには電源
線Ｌ２の電圧（１．８Ｖ）が与えられ、ＰチャネルＭＯ
ＳトランジスタＰＴ１は遮断状態となる。ＰチャネルＭ
ＯＳトランジスタＰＴ４のゲートには電源線Ｌ２の電圧
（１．８Ｖ）が与えられ、ソースには電源線Ｌ１の電圧
（０Ｖ）が与えられる。よって、ＰチャネルＭＯＳトラ
ンジスタＰＴ４は遮断状態となる。

【００５６】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ２が遮断状態となるため、電源線Ｌ２か
ら電源線Ｌ１への電流経路はすべて遮断される。

【００５７】（３）端子Ｔ１に電源電圧ＶＤＤ１が与え
られ、端子Ｔ２に電源電圧ＶＤＤ２が与えられるとき このとき、電源線Ｌ１の電圧はＶＤＤ１（例えば３．３
Ｖ）となり、電源線Ｌ２の電圧はＶＤＤ２（例えば１．
８Ｖ）となる。そして、ＰチャネルＭＯＳトランジスタ
ＰＴ２のドレインには電源線Ｌ１の電圧（３．３Ｖ）が
与えられ、ゲートには電源線Ｌ２の電圧（１．８Ｖ）が
与えられる。よって、ＰチャネルＭＯＳトランジスタＰ
Ｔ２は遮断状態となる。ＰチャネルＭＯＳトランジスタ
ＰＴ３のゲートには電源線Ｌ１の電圧（３．３Ｖ）が与
えられ、ソースには電源線Ｌ２の電圧（１．８Ｖ）が与
えられる。よって、ＰチャネルＭＯＳトランジスタＰＴ
３は遮断状態となる。ＰチャネルＭＯＳトランジスタＰ
Ｔ４のゲートには電源線Ｌ２の電圧（１．８Ｖ）が与え
られ、ソースには電源線Ｌ１の電圧（３．３Ｖ）が与え
られる。よって、ＰチャネルＭＯＳトランジスタＰＴ４
は導通状態となる。これにより、ＰチャネルＭＯＳトラ
ンジスタＰＴ１のゲートには電源線Ｌ１の電圧（３．３
Ｖ）が与えられ、ＰチャネルＭＯＳトランジスタＰＴ１
は遮断状態となる。

【００５８】このように、ＰチャネルＭＯＳトランジス
タＰＴ１，ＰＴ２が遮断状態となるため、電源線Ｌ２か
ら電源線Ｌ１への電流経路はすべて遮断される。

【００５９】＜効果＞図４に示したＥＳＤ保護回路で
は、電源電圧ＶＤＤ１のほうが電源電圧ＶＤＤ２よりも
小さい場合および電源電圧ＶＤＤ１のほうが電源電圧Ｖ
ＤＤ２よりも大きい場合のいずれの場合においても電源
線Ｌ１と電源線Ｌ２との間の電流経路が遮断される。し
たがって、電源電圧ＶＤＤ１，ＶＤＤ２の大小関係に関
わらず電源線Ｌ１と電源線Ｌ２との間を流れる不要な電
流を抑制することができる。

【００６０】

【発明の効果】この発明の１つの局面に従ったＥＳＤ保
護回路は、第１のＰチャネルＭＯＳトランジスタと、第
２のＰチャネルＭＯＳトランジスタと、第３のＰチャネ
ルＭＯＳトランジスタとを設けたため、第１の電源線と
第２の電源線との間を流れる不要な電流を抑制すること
ができる。

【００６１】また、第４のＰチャネルＭＯＳトランジス
タを設けたため、第１および第２の電源電圧の大小関係
に関わらず第１の電源線と第２の電源線との間を流れる
不要な電流を抑制することができる。

【００６２】この発明のもう１つの局面に従った半導体
集積回路装置では、ＥＳＤ保護回路を設けたため、「第
１の電源電圧を供給してから第２の電源電圧を供給す
る」または「第２の電源電圧を供給してから第１の電源
電圧を供給する」というような電源投入シーケンスを考
慮する必要がない。

【図面の簡単な説明】

【図１】この発明の第１の実施形態による半導体集積回
路装置の構成を示すブロック図である。

【図２】図１に示したＥＳＤ保護回路の構成を示す回路
図である。

【図３】ＥＳＤ保護トランジスタの構成を示す回路図で
ある。

【図４】この発明の第２の実施形態によるＥＳＤ保護回
路の構成を示す回路図である。

【図５】ＥＳＤ保護回路を有する従来の半導体集積回路
装置の構成を示すブロック図である。

【符号の説明】 １ ＥＳＤ保護回路 Ｌ１，Ｌ２ 電源線 ＰＴ１−ＰＴ４ ＰチャネルＭＯＳトランジスタ ＶＤＤ１，ＶＤＤ２ 電源電圧

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の電源電圧が供給される第１の電源
   線と第２の電源電圧が供給される第２の電源線との間に
   接続された第１のＰチャネルＭＯＳトランジスタと、 前記第１の電源線と前記第１のＰチャネルＭＯＳトラン
   ジスタのゲートとの間に接続され、前記第２の電源線の
   電圧をゲートに受ける第２のＰチャネルＭＯＳトランジ
   スタと、 前記第１のＰチャネルＭＯＳトランジスタのゲートと前
   記第２の電源線との間に接続され、前記第１の電源線の
   電圧をゲートに受ける第３のＰチャネルＭＯＳトランジ
   スタとを備え、 前記第１のＰチャネルＭＯＳトランジスタの基板、前記
   第２のＰチャネルＭＯＳトランジスタの基板、および前
   記第３のＰチャネルＭＯＳトランジスタの基板は、前記
   第１のＰチャネルＭＯＳトランジスタのゲートに接続さ
   れることを特徴とするＥＳＤ保護回路。
2. 【請求項２】 請求項１に記載のＥＳＤ保護回路におい
   て、 前記第１の電源電圧は、前記第２の電源電圧よりも小さ
   いことを特徴とするＥＳＤ保護回路。
3. 【請求項３】 請求項１に記載のＥＳＤ保護回路におい
   て、 前記第１のＰチャネルＭＯＳトランジスタのゲートと前
   記第１の電源線との間に接続され、前記第２の電源線の
   電圧をゲートに受け、基板が前記第１のＰチャネルＭＯ
   Ｓトランジスタのゲートに接続される第４のＰチャネル
   ＭＯＳトランジスタをさらに備えることを特徴とするＥ
   ＳＤ保護回路。
4. 【請求項４】 第１の電源電圧が供給される第１の電源
   線と、 第２の電源電圧が供給される第２の電源線と、 前記第１の電源線と前記第２の電源線との間に接続され
   たＥＳＤ保護回路とを備え、 前記ＥＳＤ保護回路は、 前記第１の電源線と前記第２の電源線との間に接続され
   た第１のＰチャネルＭＯＳトランジスタと、 前記第１の電源線と前記第１のＰチャネルＭＯＳトラン
   ジスタのゲートとの間に接続され、前記第２の電源線の
   電圧をゲートに受ける第２のＰチャネルＭＯＳトランジ
   スタと、 前記第１のＰチャネルＭＯＳトランジスタのゲートと前
   記第２の電源線との間に接続され、前記第１の電源線の
   電圧をゲートに受ける第３のＰチャネルＭＯＳトランジ
   スタとを含み、 前記第１のＰチャネルＭＯＳトランジスタの基板、前記
   第２のＰチャネルＭＯＳトランジスタの基板、および前
   記第３のＰチャネルＭＯＳトランジスタの基板は、前記
   第１のＰチャネルＭＯＳトランジスタのゲートに接続さ
   れることを特徴とする半導体集積回路装置。
5. 【請求項５】 請求項４に記載の半導体集積回路装置に
   おいて、 前記第１の電源電圧は、前記第２の電源電圧よりも小さ
   いことを特徴とする半導体集積回路装置。
6. 【請求項６】 請求項４に記載の半導体集積回路装置に
   おいて、 前記ＥＳＤ保護回路はさらに、 前記第１のＰチャネルＭＯＳトランジスタのゲートと前
   記第１の電源線との間に接続され、前記第２の電源線の
   電圧をゲートに受け、基板が前記第１のＰチャネルＭＯ
   Ｓトランジスタのゲートに接続される第４のＰチャネル
   ＭＯＳトランジスタを備えることを特徴とする半導体集
   積回路装置。