JP2008192687A - 半導体集積回路装置 - Google Patents

Abstract

【課題】パッドと接地間に接続されるＭＯＳＦＥＴにおけるリーク電流を減少させる。
【解決手段】入力信号用または出力信号用のパッドＰＡＤと、パッドＰＡＤと接地間に接続され、ゲート端子およびバックゲートを共通に接続するｎ型ＭＯＳＦＥＴＭ１ａと、ｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートの電位ＶｂをパッドＰＡＤの電位Ｖｉｎに基づいて制御する電位制御回路１０と、を備える。電位制御回路１０は、ｎ型ＭＯＳＦＥＴＭ２、Ｍ３を備え、ｎ型ＭＯＳＦＥＴＭ１ａは、ゲート端子およびバックゲートを、ｎ型ＭＯＳＦＥＴＭ２、Ｍ３のそれぞれのバックゲートおよびドレインに接続し、ｎ型ＭＯＳＦＥＴＭ２は、ソースを接地し、ゲート端子を抵抗Ｒを介してパッドＰＡＤに接続し、ｎ型ＭＯＳＦＥＴＭ３は、ソースをパッドＰＡＤに接続し、ゲート端子を接地する。
【選択図】図３

Description

本発明は、半導体集積回路装置に係り、特に、寄生バイポーラトランジスタ動作を行うＭＯＳ型保護素子を用いた静電気放電保護回路を備える半導体集積回路装置に係る。

半導体集積回路装置（ＩＣ）においては、静電気放電（ＥＳＤ：Electro Static Discharge）によって半導体集積回路装置のＩ／Ｏパッド（入出力パッド）に印加されるサージ電圧及びサージ電流に対するＥＳＤ耐性が要求される。このため、一般に静電気放電保護回路がＩ／Ｏパッドに接続されていることが多い。このような静電気放電保護回路の一つに、寄生バイポーラトランジスタ動作を行うＭＯＳ型保護素子が使われる。

図９は、従来のＭＯＳ型保護素子を用いた静電気放電保護回路の回路図である。図９において、ｎ型ＭＯＳＦＥＴ１０１は、ドレインをパッド１０２に接続し、ゲート、バックゲートおよびソースを共通に接地する。パッド１０２に正の静電気放電のサージが与えられると、ｎ型ＭＯＳＦＥＴ１０１は、ドレイン・バックゲート間のｐｎ接合のブレークダウンによって寄生バイポーラトランジスタ動作がなされ、パッド１０２から接地に向かってサージ電流を逃がすように機能する。また、パッド１０２に負の静電気放電のサージが与えられると、ｎ型ＭＯＳＦＥＴ１０１は、ドレイン・バックゲート間のｐｎ接合が順方向にバイアスされ、接地からパッド１０２に向かってサージ電流を逃がすように機能する。

ところで、パッド１０２に正の信号が入力される場合、ｎ型ＭＯＳＦＥＴ１０１のドレイン・バックゲート間は逆バイアスとなって、ｎ型ＭＯＳＦＥＴ１０１による信号の減衰は起こらない。しかしながら、ｐｎ接合の順方向電圧降下より負の方向に大きな信号がパッド１０２に入力される場合には、ｎ型ＭＯＳＦＥＴ１０１のドレイン・バックゲート間は、順バイアスとなって、ｎ型ＭＯＳＦＥＴ１０１に信号が流れ、信号の減衰が生じてしまう。なお、ｎ型ＭＯＳＦＥＴ１０１がｐ型である場合では、パッド１０２に正の信号が入力される場合に信号の減衰が生ずる。

そこで、特許文献１には、入力端子に電源電圧以上の信号が入力された場合においても信号が減衰しない静電気放電保護回路が開示されている。この静電気放電保護回路は、図１０（Ａ）に示すように、入力端子１１１と、電源端子（Ｖｄｄ）１１２と、Ｎウェル（バックゲート）と、Ｎウェル内において入力端子と電源端子にそれぞれドレインとソース（またはソースとドレイン）が接続されたＰチャネルトランジスタ１１３とを備える静電破壊保護回路において、Ｐチャネルトランジスタ１１３のゲートとＮウェルが接続され、かつ、ゲートとＮウェルとがフローティング状態であるという構成を備えたものである。

さらに、特許文献１には、図１０（Ｂ）に示すように、入力端子１１１とＰチャネルトランジスタ１１３のゲートにそれぞれドレインとソースまたはソースとドレインが接続された第２のＰチャネルトランジスタ１１４を備え、かつ第２のＰチャネルトランジスタ１１４のゲートが電源端子Ｖｄｄに接続される構成も開示されている。特許文献１によれば、第２のＰチャネルトランジスタ１１４は、第１のＰチャネルトランジスタ１１３のゲートの電位が高くなるのを助けて、保護能力を一層高めることができるとされる。

また、特許文献２には、図１１に示すように、ソースが接地され、ドレインがＰＡＤ１１６に接続され、ゲートとバックゲート（Ｐウェル）とがＮＭＯＳトランジスタ１２８を介して接地されるＮＭＯＳトランジスタ１２０が静電気放電保護回路として記載されている。ＮＭＯＳトランジスタ１２８は、ゲート１２５によって、回路動作するときにはオンとされ、チップに電源供給されない時にはオフとなるように制御される。なお、特許文献２には、ＮＭＯＳトランジスタ１２８のバックゲートは、接地されていることが記載されている。

特開平７−１４７３８１号公報 米国特許第６３９９９９０号明細書

ところで、図１０（Ａ）に示される静電気放電保護回路は、入力端子１１１に電源電圧以上あるいは以下の信号が入力された場合においても、ゲートとＮウェル（バックゲート）とがフローティング状態であるため、Ｐチャネルトランジスタ１１３におけるｐｎ接合が順方向に導通して信号が減衰することはない。しかしながら、ゲートとＮウェル（バックゲート）とがフローティング状態にあるため、入力端子に供給された信号は、ドレインあるいはソースとゲートおよびＮウェル（バックゲート）との間に存在する寄生容量を介して、ゲートおよびＮウェル（バックゲート）の電位を変動させる。この電位の変動によってＰチャネルトランジスタ１１３は、十分にオフとなる状態を保つことができず、ドレインとソース間にリーク電流が流れてしまう。

なお、図１０（Ｂ）において、入力端子１１１に電源電圧を下回る信号が入力された場合、Ｐチャネルトランジスタ１１４を備えたとしても、Ｐチャネルトランジスタ１１４は動作せず、Ｐチャネルトランジスタ１１３におけるバックゲート（Ｎウェル）の充電を助けられないので、Ｐチャネルトランジスタ１１３が安定的にオフとならずリーク電流が流れてしまう。

また、図１１に示す静電気放電保護回路では、ＮＭＯＳトランジスタ１２８のバックゲートが接地（ＧＮＤ）されている。したがって、ＰＡＤ１１６に負の電位となる信号を供給した場合、ＮＭＯＳトランジスタ１２０のドレイン−バックゲート間のｐｎ接合およびＮＭＯＳトランジスタ１２８のドレイン−バックゲート間のｐｎ接合が接地に対して順バイアスとなって、ＰＡＤ１１６と接地間にリーク電流が流れてしまう。

本発明の１つのアスペクトに係る半導体集積回路装置は、入力信号用または出力信号用のパッドと、パッドと所定電位の電源配線間に接続され、ゲート端子およびバックゲートを共通に接続する第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと同一の導電型であって、ゲート端子をパッドに接続し、第１の端子およびバックゲートを第１のＭＯＳＦＥＴのゲート端子およびバックゲートに接続し、第２の端子を電源配線に接続する第２のＭＯＳＦＥＴと、を備える。

本発明の他のアスペクトに係る半導体集積回路装置は、入力信号用または出力信号用のパッドと、パッドと電位Ｖ０の電源配線間に接続され、ゲート端子およびバックゲートを共通に接続する第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴのゲート端子およびバックゲートの電位Ｖｂをパッドの電位Ｖｉｎに基づいて制御する電位制御回路と、を備え、電位制御回路は、Ｖｔｈを正の所定の電位とし、第１のＭＯＳＦＥＴがｎ型である場合、Ｖｉｎ≧Ｖ０＋ＶｔｈにおいてＶｂ＝Ｖ０とし、Ｖｉｎ＜Ｖ０−ＶｔｈにおいてＶｂ＝Ｖｉｎとするように制御し、第１のＭＯＳＦＥＴがｐ型である場合、Ｖｉｎ≧Ｖ０＋ＶｔｈにおいてＶｂ＝Ｖｉｎとし、Ｖｉｎ＜Ｖ０−ＶｔｈにおいてＶｂ＝Ｖ０とするように制御する。

本発明によれば、所定電位の電源配線の電位に対して高い電位または低い電位の信号がパッドに与えられる場合であっても、パッドと電源配線間に接続される第１のＭＯＳＦＥＴにおけるリーク電流を減少させることができる。

本発明の実施形態に係る半導体集積回路装置は、入力信号用または出力信号用のパッド（図１のＰＡＤ）と、パッドと所定電位の電源配線（図１の接地）間に接続され、ゲート端子およびバックゲートを共通に接続する第１のＭＯＳＦＥＴ（図１のＭ１）と、第１のＭＯＳＦＥＴと同一の導電型であって、ゲート端子をパッドに接続し、第１の端子およびバックゲートを第１のＭＯＳＦＥＴのゲート端子およびバックゲートに接続し、第２の端子を電源配線に接続する第２のＭＯＳＦＥＴ（図１のＭ２）と、を備える。

ここで、第１のＭＯＳＦＥＴは、閾値電圧がｐｎ接合順方向電圧より大きくなるように構成されることが好ましい。

また、第１のＭＯＳＦＥＴと同一の導電型であって、ゲート端子を電源配線に接続し、第１の端子およびバックゲートを第１のＭＯＳＦＥＴのゲート端子およびバックゲートに接続し、第２の端子をパッドに接続する第３のＭＯＳＦＥＴ（図３のＭ３）をさらに備えるようにしてもよい。

さらに、半導体集積回路装置は、入力信号用または出力信号用のパッド（図２のＰＡＤ）と、パッドと電位Ｖ０の電源配線（図２の接地）間に接続され、ゲート端子およびバックゲートを共通に接続する第１のＭＯＳＦＥＴ（図２のＭ１ａ）と、第１のＭＯＳＦＥＴのゲート端子およびバックゲートの電位Ｖｂをパッドの電位Ｖｉｎに基づいて制御する電位制御回路（図２の１０）と、を備えてもよい。この電位制御回路は、Ｖｔｈを正の所定の電位とし、第１のＭＯＳＦＥＴがｎ型である場合、Ｖｉｎ≧Ｖ０＋ＶｔｈにおいてＶｂ＝Ｖ０とし、Ｖｉｎ＜Ｖ０−ＶｔｈにおいてＶｂ＝Ｖｉｎとするように制御し、第１のＭＯＳＦＥＴがｐ型である場合、Ｖｉｎ≧Ｖ０＋ＶｔｈにおいてＶｂ＝Ｖｉｎとし、Ｖｉｎ＜Ｖ０−ＶｔｈにおいてＶｂ＝Ｖ０とするように制御する。

ここで、電位制御回路（図２の１０）は、第１のＭＯＳＦＥＴと同一の導電型である第２および第３のＭＯＳＦＥＴ（図３のＭ２、Ｍ３）を備え、第１のＭＯＳＦＥＴは、ゲート端子およびバックゲートを、第２および第３のＭＯＳＦＥＴのそれぞれのバックゲートおよび第１の端子に接続し、第２のＭＯＳＦＥＴは、第２の端子を電源配線に接続し、ゲート端子をパッドに接続し、第３のＭＯＳＦＥＴは、第２の端子をパッドに接続し、ゲート端子を電源配線に接続するようにしてもよい。

また、第２のＭＯＳＦＥＴのゲート端子とパッドとの間に抵抗素子（図３のＲ）を挿入するようにしてもよい。

さらに、第１、第２および第３のＭＯＳＦＥＴは、同一のウェル領域（図４の２３）内に配設されることが好ましい。

また、第１のＭＯＳＦＥＴにおける第２の端子に係る拡散領域と、第２のＭＯＳＦＥＴにおける第２の端子に係る拡散領域とは、共通の領域（図５の２５ａ、２６ａ）であってもよい。

さらに、第１のＭＯＳＦＥＴにおける第１の端子に係る拡散領域と、第３のＭＯＳＦＥＴにおける第２の端子に係る拡散領域とは、共通の領域（図６の２５ｂ、２７ａ）であってもよい。

また、第２のＭＯＳＦＥＴにおける第１の端子に係る拡散領域と、第３のＭＯＳＦＥＴにおける第１の端子に係る拡散領域とは、共通の領域（図７の２６ｂ、２７ｂ）であってもよい。以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る静電気放電保護回路を備える半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、パッドＰＡＤ、ｎ型ＭＯＳＦＥＴＭ１、ｎ型ＭＯＳＦＥＴＭ２、抵抗Ｒを備える。パッドＰＡＤは、半導体集積回路装置における入力信号用または出力信号用の端子であって、図示されない内部回路に接続される。ｎ型ＭＯＳＦＥＴＭ１は、ドレインをパッドＰＡＤに接続し、ソースを接地し、ゲート端子およびバックゲートを共通に接続する。ここでｎ型ＭＯＳＦＥＴＭ１は、閾値電圧がｐｎ接合の順方向電圧降下より大きくなるような構造を有するものとする。また、ｎ型ＭＯＳＦＥＴＭ２は、ドレインおよびバックゲートをｎ型ＭＯＳＦＥＴＭ１のゲート端子およびバックゲートに接続し、ゲート端子を抵抗Ｒを介してパッドＰＡＤに接続し、ソースを接地する。なお、抵抗Ｒは、パッドＰＡＤに印加される静電気放電によるサージが直接的にｎ型ＭＯＳＦＥＴＭ２のゲート端子に加わることを防ぐために挿入されることが好ましい。

パッドＰＡＤは、出力用として使用する例として、ＬＳＩテスト時のフラッシュメモリの書き込みや消去の際に用いる正負電圧の生成用のチャージポンプ（ＬＳＩに内蔵のもの）の電圧モニタとして用いられる。また、パッドＰＡＤは、入力用として使用する例として、ＬＳＩテスト時または製品として使用時のフラッシュメモリの書き込みや消去用の正負電圧をＬＳＩ外部から与える際の電力供給用として用いられる。このようなパッドＰＡＤは、半導体集積回路装置の外部に露出し、静電気放電によるサージが印加される可能性がある。

以上のように構成される半導体集積回路装置において、パッドＰＡＤに静電気放電による正のサージが与えられると、ｎ型ＭＯＳＦＥＴＭ１は、ドレイン・バックゲート間のｐｎ接合のブレークダウンによって寄生バイポーラトランジスタが動作して導通し、パッドＰＡＤから接地に向かってサージ電流を逃がすように機能する。また、パッドＰＡＤに負の静電気放電のサージが与えられると、ｎ型ＭＯＳＦＥＴＭ１は、ソース・バックゲート間のｐｎ接合のブレークダウンによって寄生バイポーラトランジスタが動作して導通し、パッドＰＡＤから接地に向かって負のサージ電流を逃がすように機能する。

さらに、ｎ型ＭＯＳＦＥＴＭ１におけるドレイン・バックゲート間のｐｎ接合のブレークダウンを起こさず、ｎ型ＭＯＳＦＥＴＭ１、Ｍ２の閾値より大きい正の電圧Ｖｉｎの信号がパッドＰＡＤに与えられると、ｎ型ＭＯＳＦＥＴＭ２がオンとなる。したがって、ｎ型ＭＯＳＦＥＴＭ１のゲート端子およびバックゲートの電位Ｖｂは、接地電位となって、ｎ型ＭＯＳＦＥＴＭ１は、十分にオフとなってドレイン・ソース間にリーク電流が流れることを防止する。

一方、ｎ型ＭＯＳＦＥＴＭ１におけるソース・バックゲート間のｐｎ接合のブレークダウンを起こさず、ｎ型ＭＯＳＦＥＴＭ１、Ｍ２の閾値より負の方向に大きい負の電圧Ｖｉｎの信号がパッドＰＡＤに与えられると、ｎ型ＭＯＳＦＥＴＭ２はオフとなる。また、ｎ型ＭＯＳＦＥＴＭ１のゲート端子およびバックゲートの電位Ｖｂは、信号Ｖｉｎよりｐｎ接合順方向電圧降下分だけ高い電位となる。したがって、閾値電圧がｐｎ接合の順方向電圧降下より大きく設定されているｎ型ＭＯＳＦＥＴＭ１は、十分にオフとなってドレイン・ソース間にリーク電流が流れることを防止する。

図２は、本発明の第２の実施例に係る静電気放電保護回路を備える半導体集積回路装置の回路図である。図２において、半導体集積回路装置は、パッドＰＡＤ、ｎ型ＭＯＳＦＥＴＭ１ａ、電位制御回路１０を備える。図１と同一の符号は、同一物を表し、その説明を省略する。ｎ型ＭＯＳＦＥＴＭ１ａは、図１のｎ型ＭＯＳＦＥＴＭ１に対して同様に接続されるが、閾値電圧をｐｎ接合の順方向電圧降下より大きくする必要は特にない。電位制御回路１０は、パッドＰＡＤ、ｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートおよび接地に接続され、ｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートの電位Ｖｂをパッドの電位Ｖｉｎに基づいて制御する。具体的には、Ｖｔｈをｎ型ＭＯＳＦＥＴＭ１ａの閾値とし、Ｖｉｎ≧ＶｔｈにおいてＶｂ＝０とし、Ｖｉｎ＜−ＶｔｈにおいてＶｂ＝Ｖｉｎとするように制御する。

図３は、電位制御回路１０の回路図である。図３において、電位制御回路１０は、ｎ型ＭＯＳＦＥＴＭ２、ｎ型ＭＯＳＦＥＴＭ３、抵抗Ｒを備える。ｎ型ＭＯＳＦＥＴＭ２は、図１と同様に接続される。ｎ型ＭＯＳＦＥＴＭ３は、ソースをパッドＰＡＤに接続し、ゲート端子を接地し、ドレインおよびバックゲートをｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートに接続する。

以上のように構成される半導体集積回路装置において、パッドＰＡＤに静電気放電によるサージが与えられると、実施例１で説明したのと同様にｎ型ＭＯＳＦＥＴＭ１ａは、寄生バイポーラトランジスタ動作によってサージ電流を逃がすように機能する。

また、ｎ型ＭＯＳＦＥＴＭ１ａにおけるドレイン・バックゲート間のｐｎ接合のブレークダウンを起こさず、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ２の閾値より大きい正の信号ＶｉｎがパッドＰＡＤに与えられると、ｎ型ＭＯＳＦＥＴＭ２がオンとなる。したがって、ｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートの電位Ｖｂは、接地電位となって、ｎ型ＭＯＳＦＥＴＭ１ａは、十分にオフとなりドレイン・ソース間にリーク電流が流れることを防止する。

一方、ｎ型ＭＯＳＦＥＴＭ１ａにおけるソース・バックゲート間のｐｎ接合のブレークダウンを起こさず、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ３の閾値より負の方向に大きい負の信号ＶｉｎがパッドＰＡＤに与えられると、ｎ型ＭＯＳＦＥＴＭ３がオンとなる。したがって、ｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートの電位はＶｉｎとなって、ｎ型ＭＯＳＦＥＴＭ１ａは、十分にオフとなりドレイン・ソース間にリーク電流が流れることを防止する。

なお、以上の説明において、ＭＯＳＦＥＴにおけるドレインとソースを便宜的に定めた。しかし、ＭＯＳＦＥＴの構造上ドレインとソースとは、ほとんど同等のもので交換可能であるので、ドレインをソースとし、ソースをドレインとしてもよいことは言うまでもない。

次に、半導体集積回路装置の構造について説明する。図４（Ａ）は、本発明の第２の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。また、図４（Ｂ）は、図４（Ａ）におけるＸ１−Ｘ２の断面図である。図４において、半導体集積回路装置は、半導体のＰ基板２０内の深部にディープＮウェル２１を備える。また、ディープＮウェル２１の上部に、Ｐウェル２３とＰウェル２３を平面方向に囲むＮウェル２２とを備える。Ｐウェル２３の表面には、Ｎ＋拡散層２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ、２７ｂを備える。Ｎ＋拡散層２５ａ、２５ｂ間のＰウェル２３の上部に絶縁膜を介してゲート電極２８を備える。また、Ｎ＋拡散層２６ａ、２６ｂ間のＰウェル２３の上部に絶縁膜を介してゲート電極２９を備える。さらに、Ｎ＋拡散層２７ａ、２７ｂ間のＰウェル２３の上部に絶縁膜を介してゲート電極３０を備える。Ｎウェル２２の表面には、Ｎ＋拡散層２４を備え、Ｎ＋拡散層２４は、コンタクトを介して図示されない例えば半導体集積回路装置の最高電位であるＶｄｄなどに接続され、ガードリングとして機能する。

このような構造の半導体集積回路装置において、Ｎ＋拡散層２５ａ、２５ｂとゲート電極２８とでｎ型ＭＯＳＦＥＴＭ１ａが形成され、Ｎ＋拡散層２６ａ、２６ｂとゲート電極２９とでｎ型ＭＯＳＦＥＴＭ２が形成され、Ｎ＋拡散層２７ａ、２７ｂとゲート電極３０とでｎ型ＭＯＳＦＥＴＭ３が形成される。ここで、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ２、Ｍ３は、共通のＰウェル２３内に形成されており、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ２、Ｍ３のそれぞれのバックゲートは、Ｐウェル２３として共通とされる。また、ゲート電極２８とＮ＋拡散層２６ｂとＮ＋拡散層２７ｂとは、コンタクトを介して配線３２によってＰウェル２３中のＰ＋拡散層３１に接続される。すなわち、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ２、Ｍ３のそれぞれのバックゲートと、ｎ型ＭＯＳＦＥＴＭ１ａのゲート電極２８と、ｎ型ＭＯＳＦＥＴＭ２のドレインに相当するＮ＋拡散層２６ｂと、ｎ型ＭＯＳＦＥＴＭ３のドレインに相当するＮ＋拡散層２７ｂとは、共通に接続される。

なお、ｎ型ＭＯＳＦＥＴＭ１ａのドレインに相当するＮ＋拡散層２５ｂと、ｎ型ＭＯＳＦＥＴＭ３のソースに相当するＮ＋拡散層２７ａとは、コンタクトを介して図示されない配線によって共通にパッドＰＡＤに接続される。また、ｎ型ＭＯＳＦＥＴＭ１ａのソースに相当するＮ＋拡散層２５ａと、ｎ型ＭＯＳＦＥＴＭ２のソースに相当するＮ＋拡散層２６ａとは、コンタクトを介して図示されない配線によって共通に接地される。さらに、ｎ型ＭＯＳＦＥＴＭ３のゲート電極３０は、図示されない配線によって接地される。また、ｎ型ＭＯＳＦＥＴＭ２のゲート電極２９は、図示されない抵抗Ｒを介してパッドＰＡＤに接続される。

以上のような構造を有する半導体集積回路装置において、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ２、Ｍ３のそれぞれのバックゲートは、共通のＰウェル２３として形成されており、静電気放電保護回路における占有面積を小さくすることが可能である。なお、図４では、ｎ型ＭＯＳＦＥＴＭ２、Ｍ３の大きさを、ｎ型ＭＯＳＦＥＴＭ１ａの大きさに比べて大きく図示している。しかし、実際には、ｎ型ＭＯＳＦＥＴＭ２、Ｍ３は、Ｐウェル２３の電位を駆動するだけの能力があれば十分であって、静電気放電によるサージ電流を流す必要のあるｎ型ＭＯＳＦＥＴＭ１ａに比べて数十分の一の小さなサイズとすることが可能である。

図５は、本発明の第３の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。第３の実施例に係る静電気放電保護回路の回路は、図３と同一である。また、図５において、図４と同一の符号は、同一物を表し、その説明を省略する。図５に示す半導体集積回路装置は、図４のｎ型ＭＯＳＦＥＴＭ１ａにおけるＮ＋拡散層２５ａ、２５ｂの位置が入れ替わっている（先に述べたようにソースとドレインは交換可能であるので、実質的には位置の入れ替えは意味がない）。そして、図４のｎ型ＭＯＳＦＥＴＭ１ａにおけるＮ＋拡散層２５ａとｎ型ＭＯＳＦＥＴＭ２におけるＮ＋拡散層２６ａとが同一のＮ＋拡散層としてＰウェル２３中に形成される。これは、図３の回路図を参照するならば、ｎ型ＭＯＳＦＥＴＭ１ａのソースとｎ型ＭＯＳＦＥＴＭ２のソースとが共通に接地されることに相当する。このような構造を有する半導体集積回路装置によれば、静電気放電保護回路における占有面積をより小さくすることが可能である。

図６は、本発明の第４の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。第４の実施例に係る静電気放電保護回路の回路は、図３と同一である。また、図６において、図４と同一の符号は、同一物を表し、その説明を省略する。図６に示す半導体集積回路装置は、図４のｎ型ＭＯＳＦＥＴＭ１ａにおけるＮ＋拡散層２５ｂとｎ型ＭＯＳＦＥＴＭ３におけるＮ＋拡散層２７ａとが同一のＮ＋拡散層としてＰウェル２３中に形成される。図３の回路図を参照するならば、ｎ型ＭＯＳＦＥＴＭ１ａのドレインとｎ型ＭＯＳＦＥＴＭ３のソースとが共通にパッドＰＡＤに接続されることに相当する。このような構造を有する半導体集積回路装置によれば、実施例３と同様に静電気放電保護回路における占有面積をより小さくすることが可能である。

図７は、本発明の第５の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。第５の実施例に係る静電気放電保護回路の回路は、図３と同一である。また、図７において、図５と同一の符号は、同一物を表し、その説明を省略する。図７に示す半導体集積回路装置は、図５のｎ型ＭＯＳＦＥＴＭ２におけるＮ＋拡散層２６ｂとｎ型ＭＯＳＦＥＴＭ３におけるＮ＋拡散層２７ｂとが同一のＮ＋拡散層としてＰウェル２３中に形成される。また、Ｐ＋拡散層３１ａが、ｎ型ＭＯＳＦＥＴＭ１ａ、Ｍ２、Ｍ３を取り囲むようにＰウェル２３中に形成される。図３の回路図を参照するならば、ｎ型ＭＯＳＦＥＴＭ２のドレインとｎ型ＭＯＳＦＥＴＭ３のドレインとが共通にＰ＋拡散層３１ａを介してＰウェル２３に接続されることに相当する。このような構造を有する半導体集積回路装置によれば、実施例３、４と同様に静電気放電保護回路における占有面積をより小さくすることが可能である。

図８は、本発明の第６の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。第６の実施例に係る静電気放電保護回路の回路は、図３と同一である。また、図８において、図５と同一の符号は、同一物を表し、その説明を省略する。図８に示す半導体集積回路装置は、図５のｎ型ＭＯＳＦＥＴＭ２におけるＮ＋拡散層２６ｂとｎ型ＭＯＳＦＥＴＭ３におけるＮ＋拡散層２７ｂとの間にＰ＋拡散層３１ｂが形成される。Ｎ＋拡散層２６ｂ、Ｎ＋拡散層２７ｂ、Ｐ＋拡散層３１ｂは、共通に配線３２ｂによってｎ型ＭＯＳＦＥＴＭ１ａのゲート電極に配線される。図３の回路図を参照するならば、ｎ型ＭＯＳＦＥＴＭ２のドレインとｎ型ＭＯＳＦＥＴＭ３のドレインとが共通にＰ＋拡散層３１ｂを介してＰウェル２３に接続され、ｎ型ＭＯＳＦＥＴＭ１ａのゲート電極に接続されることに相当する。

このような構造の半導体集積回路装置は、実施例５の変形であって、ＭＯＳＦＥＴＭ２のドレインに相当するＮ＋拡散層２６ｂとＰ＋拡散層３１ｂは、拡散層同士が接する。さらに、ＭＯＳＦＥＴＭ３のドレインに相当するＮ＋拡散層２７ｂとＰ＋拡散層３１ｂは、拡散層同士が接する。そして、Ｎ＋拡散層２６ｂ、２７ｂは、共にＰ＋拡散層３１ｂの拡散層に接続される。なお、この接続は、図８に示すような配線による接続であっても、Ｎ＋拡散層２６ｂ、２７ｂおよびＰ＋拡散層３１ｂの各表面に形成されるシリサイドによる接続であってもどちらでもよい。このようにＮ＋拡散層２６ｂ、２７ｂ、Ｐ＋拡散層３１ｂを接して配置できるのは、Ｎ＋拡散層２６ｂ、２７ｂは、Ｐ＋拡散層３１ｂに共通に接続されることから拡散層同士をつないでも問題ないことから可能となる。以上のように構成することで、実施例３、４、５と同様に静電気保護回路における占有面積をより小さくすることが可能である。

なお、以上の説明において、第１、第２および第３のＭＯＳトランジスタをｎ型として説明したが、それぞれが全てｐ型であってもよい。この場合、半導体集積回路装置の構造において、ｎ型をｐ型に、ｐ型をｎ型に置き換えるものとする。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係る静電気放電保護回路を備える半導体集積回路装置の回路図である。 本発明の第２の実施例に係る静電気放電保護回路を備える半導体集積回路装置の回路図である。 電位制御回路の回路図である。 本発明の第２の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図および断面図である。 本発明の第３の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。 本発明の第４の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。 本発明の第５の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。 本発明の第６の実施例に係る静電気放電保護回路を備える半導体集積回路装置の平面図である。 従来のＭＯＳ型保護素子を用いた静電気放電保護回路の回路図である。 従来のＭＯＳ型保護素子を用いた静電気放電保護回路の他の回路図である。 従来のＭＯＳ型保護素子を用いた静電気放電保護回路のさらに他の回路図である。

符号の説明

１０ 電位制御回路
２０ Ｐ基板
２１ ディープＮウェル
２２ Ｎウェル
２３ Ｐウェル
２４、２５ａ、２５ｂ、２６ａ、２６ｂ、２７ａ、２７ｂ Ｎ＋拡散層
２８、２９、３０ ゲート電極
３１、３１ａ、３１ｂ Ｐ＋拡散層
３２、３２ａ、３２ｂ 配線
Ｍ１、Ｍ１ａ、Ｍ２、Ｍ３ ｎ型ＭＯＳＦＥＴ
ＰＡＤ パッド
Ｒ 抵抗

Claims (11)

1. 入力信号用または出力信号用のパッドと、
   前記パッドと所定電位の電源配線間に接続され、ゲート端子およびバックゲートを共通に接続する第１のＭＯＳＦＥＴと、
   前記第１のＭＯＳＦＥＴと同一の導電型であって、ゲート端子を前記パッドに接続し、第１の端子およびバックゲートを前記第１のＭＯＳＦＥＴのゲート端子およびバックゲートに接続し、第２の端子を前記電源配線に接続する第２のＭＯＳＦＥＴと、
   を備えることを特徴とする半導体集積回路装置。
2. 前記第１のＭＯＳＦＥＴは、閾値電圧がｐｎ接合順方向電圧より大きくなるように構成されることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１のＭＯＳＦＥＴと同一の導電型であって、ゲート端子を前記電源配線に接続し、第１の端子およびバックゲートを前記第１のＭＯＳＦＥＴのゲート端子およびバックゲートに接続し、第２の端子を前記パッドに接続する第３のＭＯＳＦＥＴをさらに備えることを特徴とする請求項１記載の半導体集積回路装置。
4. 入力信号用または出力信号用のパッドと、
   前記パッドと電位Ｖ０の電源配線間に接続され、ゲート端子およびバックゲートを共通に接続する第１のＭＯＳＦＥＴと、
   前記第１のＭＯＳＦＥＴのゲート端子およびバックゲートの電位Ｖｂを前記パッドの電位Ｖｉｎに基づいて制御する電位制御回路と、
   を備え、
   前記電位制御回路は、Ｖｔｈを正の所定の電位とし、
   前記第１のＭＯＳＦＥＴがｎ型である場合、Ｖｉｎ≧Ｖ０＋ＶｔｈにおいてＶｂ＝Ｖ０とし、Ｖｉｎ＜Ｖ０−ＶｔｈにおいてＶｂ＝Ｖｉｎとするように制御し、
   前記第１のＭＯＳＦＥＴがｐ型である場合、Ｖｉｎ≧Ｖ０＋ＶｔｈにおいてＶｂ＝Ｖｉｎとし、Ｖｉｎ＜Ｖ０−ＶｔｈにおいてＶｂ＝Ｖ０とするように制御することを特徴とする半導体集積回路装置。
5. 前記電位制御回路は、前記第１のＭＯＳＦＥＴと同一の導電型である第２および第３のＭＯＳＦＥＴを備え、
   前記第１のＭＯＳＦＥＴは、ゲート端子およびバックゲートを、前記第２および第３のＭＯＳＦＥＴのそれぞれのバックゲートおよび第１の端子に接続し、
   前記第２のＭＯＳＦＥＴは、第２の端子を前記電源配線に接続し、ゲート端子を前記パッドに接続し、
   前記第３のＭＯＳＦＥＴは、第２の端子を前記パッドに接続し、ゲート端子を前記電源配線に接続することを特徴とする請求項４記載の半導体集積回路装置。
6. 前記第２のＭＯＳＦＥＴのゲート端子と前記パッドとの間に抵抗素子を挿入することを特徴とする請求項１または５記載の半導体集積回路装置。
7. 前記第１、第２および第３のＭＯＳＦＥＴは、同一のウェル領域内に配設されることを特徴とする請求項３または５記載の半導体集積回路装置。
8. 前記第１のＭＯＳＦＥＴにおける第２の端子に係る拡散領域と、前記第２のＭＯＳＦＥＴにおける第２の端子に係る拡散領域とは、共通の領域であることを特徴とする請求項７記載の半導体集積回路装置。
9. 前記第１のＭＯＳＦＥＴにおける第１の端子に係る拡散領域と、前記第３のＭＯＳＦＥＴにおける第２の端子に係る拡散領域とは、共通の領域であることを特徴とする請求項７または８記載の半導体集積回路装置。
10. 前記第２のＭＯＳＦＥＴにおける第１の端子に係る拡散領域と、前記第３のＭＯＳＦＥＴにおける第１の端子に係る拡散領域とは、共通の領域であることを特徴とする請求項７乃至９のいずれか一に記載の半導体集積回路装置。
11. 前記第１および第２のＭＯＳＦＥＴは、同一のウェル領域内に配設されることを特徴とする請求項１記載の半導体集積回路装置。

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