KR20110082265A - 반도체 장치 - Google Patents

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KR20110082265A
KR20110082265A KR1020100002161A KR20100002161A KR20110082265A KR 20110082265 A KR20110082265 A KR 20110082265A KR 1020100002161 A KR1020100002161 A KR 1020100002161A KR 20100002161 A KR20100002161 A KR 20100002161A KR 20110082265 A KR20110082265 A KR 20110082265A
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Abstract

정전기 유입시 정전기로부터 내부 회로를 보호하기 위한 정전기 방전 회로(ElectroStatic Discharge circuit, ESD)에 관한 것으로, 입/출력 패드, 및 상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 정전기를 방전시키고, 제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 데이터 전달수단을 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 정전기 유입시 정전기로부터 내부 회로를 보호하기 위한 정전기 방전 회로(ElectroStatic Discharge circuit, ESD)에 관한 것이다.
일반적으로 Display Driver IC(DDI)을 비롯한 반도체 장치 내에는 정전기로부터 내부 회로를 보호하기 위한 정전기 방전 회로(ESD)가 구비된다. 정전기 현상은 서로 다른 전위를 가지는 물체 사이를 축적된 전하(charge)가 수백 피코 초(ps)에서 수 마이크로 초(us) 동안 급속도로 이동하는 현상을 말한다. 요즈음 공정 기술이 발달함에 따라 내부 회로의 크기가 극미세화된 상황에서 이러한 정전기 현상은 내부 회로를 열화 시키기에 충분하다. 때문에, 요즈음에는 정전기 방전 회로에 대한 중요성이 점점 높아지고 있는 추세이다.
한편, 정전기 방전 회로는 패드(pad)와 내부 회로 사이에 배치되는 것이 일반적이며, 노말 다이오드, BJT(Bipolar Junction Transistor), GGNMOS(Gate-Grounded NMOS), GCNMOS(Gate-Coupled NMOS) 등으로 구성된다.
참고로, GGNMOS 는 게이트와 소오스 및 바디가 모두 접지전압단에 연결된 구조로서, 브레이크 다운(break down) 현상에 의해 내부 구조가 마치 BJT 처럼 동작하여 대량의 전류가 흐르도록 만들어진 소자이다. GGNMOS 의 경우 비교적 긴 시간 동안의 정전기에 대하여 매우 강한 특성을 보이지만, 실질적인 방전 동작을 시작하기 이전에 내부 회로로 유입되는 정전기에 대한 보호 동작은 취약하다. 이어서, GCNMOS 는 실리사이드 블록킹 층(sillicide blocking layer)를 제거한 구조로서, 비교적 짧은 시간 동안의 정전기에 대하여 매우 강한 특성을 보이지만 비교적 긴 시간 동안의 정전기에 대하여 취약하다. 정전기 방전 회로를 어떤 소자로 구성하느냐 하는 것은 회로를 설계하는데 있어서 어떤 기준이 우선 되느냐에 따라 달라질 수 있다.
도 1 은 기존의 정전기 방전 회로를 설명하기 위한 회로도로서, 노말 다이오드를 사용한 경우를 일례로 하였다.
도 1 에는 입/출력 패드(110)와, 정전기 방전 회로(120), 및 내부 회로(130)가 도시되어 있다.
정전기 방전 회로(120)는 입/출력 패드(110)를 통해 유입되는 정전기로부터 내부 회로(130)를 보호하기 위한 것으로, 입/출력 패드(110)로부터 유입되는 정전기를 전원전압단(VDD) 또는 접지전압단(VSS)으로 전달하기 위한 제1 및 제2 노말 다이오드(D1, D2)와, 정전기의 전압을 강하시키기 위한 저항(R)을 구비한다.
여기서, 제1 및 제2 노말 다이오드(D1, D2)와 저항(R)의 사이즈는 설계에 따라 달라질 수 있으나, 제1 및 제2 노말 다이오드(D1, D2)의 경우 비교적 큰 사이즈로 설계되는 것이 일반적이다. 참고로, 저항(R)의 값이 너무 작은 경우 입/출력 패드(110)를 통해 유입되는 정전기로부터 내부 회로(130)를 보호하기 위한 동작이 열악해 지며, 이 저항(R)의 값이 너무 큰 경우 데이터 입/출력시 데이터 손실이 발생할 수 있다. 따라서, 설계자는 이들의 사이즈를 적당하게 결정하여 설계하는 것이 중요하다.
한편, 반도체 장치는 노말 동작시 입/출력 패드(110)로 유입되는 정전기로부터 내부 회로(130)가 보호될 수 있는지를 테스트하기 위하여, 제품으로 양산되기 이전에 테스트 동작을 거친다. 테스트 동작시에는 모든 노드를 플로팅(floating) 상태로 설정하고, 테스트하고자하는 정전기에 대응하는 노드에만 정전기를 인가하는 것이 일반적이다.
다시 말하면, 입/출력 패드(110)에 양전하 정전기를 인가하는 경우 전원전압단(VDD)은 플로팅 상태로 설정하고, 접지전압단(VSS)은 접지전압을 인가한다. 이러한 경우 입/출력 패드(110)로부터 유입되는 양전하 정전기는 제1 노말 다이오드(D1)를 통해 전원전압단(VDD)으로 전달된 후 도시되지 않은 파워클램프에 의하여 접지전압단(VSS)을 통해 방전된다. 노말 동작에서 역시 이러한 방전 동작은 수행되며, 내부 회로(130)는 정전기 방전 회로(120)의 이러한 동작을 통해 정전기로부터 보호될 수 있다.
다른 한편, 반도체 장치는 기술이 발달함에 따라 점점 소형화되고 있으며, 이러한 소형화는 가격 경쟁력에 있어서 우위를 차지할 수 있는 요소로 작용한다. 하지만, 이러한 소형화 역시 요즈음에는 한계를 보이고 있다. 정전기 방전 회로(120)의 경우 정전기로부터 내부 회로(130)를 보호하기 위하여 제1 및 제2 노말 다이오드(D1, D2)와 저항(R)이 반드시 구성을 가져야 하며, 각 구성 요소의 사이즈를 더 이상 최소화하지 못하는 것이 현실이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 기존에 사용하던 방전 회로를 대신하여 내부 회로를 방전 회로용으로 사용할 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치는, 입/출력 패드; 및 상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 정전기를 방전시키고, 제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 데이터 전달수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 입/출력 패드; 제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 노말 MOS 트랜지스터; 및 상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 정전기를 방전시키기 위한 더미 MOS 트랜지스터를 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 반도체 장치는, 입/출력 패드; 제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 제1 및 제2 노말 MOS 트랜지스터; 및 상기 제1 및 제2 노말 MOS 트랜지스터 각각에 대응하여 배치되며, 상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 양전하 및 음전하 정전기를 방전시키기 위한 제1 및 제2 더미 MOS 트랜지스터를 구비한다.
본 발명의 실시예에 따른 반도체 장치는 기존에 사용하던 방전 회로를 대신하여 내부 회로를 방전 회로로 이용함으로써, 기존의 방전 회로가 차지하던 면적을 줄여주는 것이 가능하다.
본 발명은 내부 회로를 방전 회로로 이용함으로써, 반도체 장치의 면적을 줄여주는 것이 가능하다. 이를 통해 반도체 장치의 가격 경쟁력을 높여주는 효과를 얻을 수 있다.
도 1 은 기존의 정전기 방전 회로를 설명하기 위한 회로도.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도.
도 3 은 본 발명의 실시예에 따른 반도체 장치의 회로 배치를 설명하기 위한 배치도.
도 4 는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도.
도 5 는 도 4 에 도시된 회로를 공정적인 관점에서 설명하기 위한 평면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 2 를 참조하면, 반도체 장치는 입/출력 패드(210)와, 데이터 전달부(220)를 구비한다. 여기서, 데이터 전달부(220)는 내부 회로에 포함된다.
입/출력 패드(210)는 노말 동작시 데이터를 입력받거나 출력하며, 정전기는 이 입/출력 패드(210)를 통해 유입될 수 있다. 이어서, 데이터 전달부(220)는 노말 동작시 제어신호(CTR, /CTR)에 응답하여 입/출력 패드(210)와 내부 회로의 데이터 전송경로를 형성하기 위한 것으로, 제1 MOS 트랜지스터(TR1)와 제2 MOS 트랜지스터(TR2)를 구비한다. 여기서, 제1 MOS 트랜지스터(TR1)는 '/CTR' 제어신호에 응답하여 소오스-드레인 경로를 형성하고 전원전압단(VDD)이 바디에 연결되는 PMOS 트랜지스터로 구성될 수 있으며, 제2 MOS 트랜지스터(TR2)는 'CTR' 제어신호에 응답하여 소오스-드레인 경로를 형성하고 접지전압단(VSS)이 바디에 연결되는 NMOS 트랜지스터로 구성될 수 있다.
한편, 본 발명의 실시예에 따른 데이터 전달부(220)는 입/출력 패드(210)로부터 유입되는 정전기에 대한 방전 동작이 가능하다.
도면에서 알 수 있듯이, 본 발명의 실시예에 따른 구성에서는 입/출력 패드(210)와 제1 MOS 트랜지스터(TR1)의 바디 사이에 제1 기생 다이오드(PR_D1)가 형성되고, 입/출력 패드(210)와 제2 MOS 트랜지스터(TR2)의 바디 사이에 제2 기생 다이오드(PR_D2)가 형성된다. 따라서, 노말 동작시 원치않게 유입되는 정전기 및 테스트 동작시 인위적으로 유입되는 정전기에 대한 방전 동작을 보장해 준다.
예컨대, 테스트 동작시 입/출력 패드(210)에 양전하 정전기를 인가하는 경우 전원전압단(VDD)은 플로팅 상태로 설정하고, 접지전압단(VSS)은 접지전압을 인가한다. 이러한 경우 입/출력 패드(210)로부터 입력되는 정전기는 제1 기생 다이오드(PR_D1)를 통해 전원전압단(VDD)으로 전달된 후 도시되지 않은 파워클램프에 의하여 접지전압단(VSS)을 통해 방전되며, 이는 정전기로부터 내부 회로를 보호할 수 있음을 의미한다. 만약, 음전하 정전기가 인가되는 경우는 제2 기생 다이오드(PR_D2)를 경유하는 방전 동작이 이루어진다. 결국, 데이터 전달부(220)의 출력신호(OUT)는 양전하 및 음전하 정전기의 영향을 받지 않는다.
도 3 은 본 발명의 실시예에 따른 반도체 장치의 회로 배치를 설명하기 위한 배치도이다.
도 3 을 참조하면, 반도체 장치는 크게 패드가 배치되는 주변 영역과(310)과 코어 영역(320)으로 나뉠 수 있으며, 본 발명의 실시예에 따른 데이터 전달부(220)는 입/출력 패드(210)와 인접한 영역(330)에 배치되는 것이 바람직하다. 이러한 배치는 본 발명의 실시예에 따른 데이터 전달부(220)가 입/출력 패드(210)로부터 유입되는 정전기를 방전할 수 있는데서 기인한 것으로, 데이터 전달부(220)는 입/출력 패드(210)와 인접하게 배치되어 보다 효율적인 방전동작을 수행하는 것이 가능하다.
다시 도 2 를 참조하면, 정전기 유입시 더욱 효율적인 동작을 수행하기 위해서는 제1 및 제2 기생 다이오드(PR_D1, PR_D2)의 사이즈가 큰 것이 좋다. 제1 및 제2 기생 다이오드(PR_D1, PR_D2)의 사이즈는 제1 및 제2 MOS 트랜지스터(TR1, TR2)의 설계에 따라 달라질 수 있으며, 이와 관련된 또 다른 회로 구성 및 설명은 도 4 및 도 5 를 통해 살펴보기로 한다.
도 4 는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 설명의 편의를 위하여, 도 2 의 제2 MOS 트랜지스터(TR2)에 대응하는 회로 구성을 대표로 설명하기로 하며, 도 2 의 입/출력 패드(210)와 출력신호(OUT)는 도 4 에서 동일하게 사용하기로 한다.
도 4 에는 도 2 의 제2 MOS 트랜지스터(TR2)에 대응하여 노말 MOS 트랜지스터(410)와, 더미 MOS 트랜지스터(420)가 도시되어 있다.
노말 MOS 트랜지스터(410)는 제어신호(CTR)에 응답하여 입/출력 패드(210)와 내부 회로의 데이터 전송경로를 형성하며, 노말 MOS 트랜지스터(410)의 출력신호(OUT)는 노말 MOS 트랜지스터(410) 이후의 내부 회로로 전달된다.
더미 MOS 트랜지스터(420)는 입/출력 패드(210)와 접지전압단(VSS) 사이에 기생 다이오드를 형성하여 입/출력 패드(210)로부터 유입되는 정전기를 방전시키기 위한 것으로, 다수의 NMOS 트랜지스터(NM1, NM2, NM3)로 구성될 수 있다. 이 경우 다수의 NMOS 트랜지스터(NM1, NM2, NM3)는 게이트가 공통으로 연결되고, 접지전압단(VSS)이 바디에 연결된다. 이때, 공통 연결되는 게이트는 접지전압단(VSS)에 연결될 수 있다.
한편, 도면에서 알 수 있듯이 다수의 NMOS 트랜지스터(NM1, NM2, NM3)의 각 바디와 입/출력 패드(210) 사이에 각각 기생 다이오드(점선으로 도시)가 형성된다. 따라서, 본 발명의 실시예에 따른 반도체 장치는 이 기생 다이오드를 이용하여 노말 동작시 원치않게 유입되는 정전기 및 테스트 동작시 인위적으로 유입되는 양전하 정전기에 대한 방전 동작을 수행한다.
위에서 설명하였듯이, 도 4 는 도 2 의 제2 MOS 트랜지스터(TR2)에 대응하는 도면이다. 제1 MOS 트랜지스터(TR1)에 대응하는 회로 구성은 도 4 와 유사하기 때문에 이하 생략하기로 하며, 다만 제1 MOS 트랜지스터(TR1)에 대응하는 더미 MOS 트랜지스터에 형성되는 기생 다이오드는 음전하 정전기에 대한 방전 동작을 수행하는 것이 가능하다.
참고로, 도 4 의 노말 MOS 트랜지스터(410)의 경우 바디에 접지전압단(VSS)을 연결하지 않았다. 하지만, 이는 설계에 따라 달라질 수 있으며 만약, 노말 MOS 트랜지스터(410)의 바디에 접지전압단(VSS)을 연결하는 경우 노말 MOS 트랜지스터(410)에는 더미 MOS 트랜지스터(420)에 형성되는 기생 다이오드가 유사하게 형성될 것이며, 이는 기생 다이오드 전체의 사이즈를 크게 할 수 있는 요인이 될 수 있다.
도 5 는 도 4 에 도시된 회로를 공정적인 관점에서 설명하기 위한 평면도이다.
도 5 에는 노말 MOS 트랜지스터와 더미 MOS 트랜지스터가 도시되어 있다. 각각의 더미 MOS 트랜지스터의 게이트는 공통으로 연결되어 있고, 입/출력 패드(210)와 접속된 영역(510)은 바디 영역(520)과 콘택되어 연결되어 있다. 이어서, 노말 MOS 트랜지스터와 더비 MOS 트랜지스터는 동일한 바디 영역(520)을 갖으며, 가드링 영역(530)은 바디 영역(520)을 둘러싸고 있다.
본 발명의 실시예에 따른 반도체 장치는 바디 영역(520)과 가드링 영역(530)에 기생 다이오드(점선으로 도시)를 형성하는 것이 가능하다. 따라서, 바디 영역(520)과 가드링 영역(530)은 서로 상보적인 도전 타입을 가지며, 또한 소정 거리만큼 이격되어 있는 것이 바람직하다.
한편, 기생 다이오드의 사이즈를 키우기 위하여 노말 MOS 트랜지스터의 접합영역의 면적을 증가시키는 방법도 가능하다. 하지만, 접합영역의 면적을 증가시키는 경우에 비하여 증가된 접합영역 상에 더미 게이트를 형성하는 경우 정전기 유입시 접합영역이 견딜 수 있는 내압 즉, 항복전압의 크기가 증가하는 효과를 얻을 수 있다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 장치는 기존에 사용하던 정전기 방전 회로 대신에 내부 회로를 이용하여 정전기 방전 동작을 수행함으로써, 기존에 사용하던 정전기 방전 회로가 차지하던 면적을 줄여주는 것이 가능하다. 또한, 기생 다이오드를 형성하기 위한 데이터 전달부의 경우 효율적인 동작을 위하여 그 사이즈를 크게 하는 것이 바람직하다. 이를 위하여 본 발명의 실시예에서는 더미 MOS 트랜지스터를 이용하였다. 기존에 사용하던 정전기 방전 회로의 크기 대비 본 발명의 실시예에 따른 더미 MOS 트랜지스터를 DDI 칩에 적용하는 경우 약 30% 의 면적 이익을 가져다줄 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 입/출력 패드
220 : 데이터 전달부

Claims (22)

  1. 입/출력 패드; 및
    상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 정전기를 방전시키고, 제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 데이터 전달수단
    을 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 데이터 전달수단은 상기 제어신호에 응답하여 상기 데이터 전송경로에 대응하는 소오스-드레인 경로를 형성하고, 상기 전원공급단이 자신의 바디에 연결된 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 기생 다이오드는 상기 입/출력 패드와 상기 MOS 트랜지스터의 바디 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 데이터 전달수단은 상기 입/출력 패드와 인접하게 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 데이터 전달수단의 바디 영역과 가드링 영역은 소정 거리만큼 이격되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 바디 영역과 상기 가드링 영역은 서로 상보적인 도전 타입을 가지는 것을 특징으로 하는 반도체 장치.
  7. 입/출력 패드;
    제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 노말 MOS 트랜지스터; 및
    상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 정전기를 방전시키기 위한 더미 MOS 트랜지스터
    를 구비하는 반도체 장치.
  8. 제7항에 있어서,
    상기 노말 MOS 트랜지스터와 상기 더미 MOS 트랜지스터는 동일한 바디 영역을 가지는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 더미 MOS 트랜지스터는 게이트가 공통으로 연결되고, 상기 전원공급단이 자신의 바디에 연결되는 다수의 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 기생 다이오드는 상기 입/출력 패드와 상기 다수의 MOS 트랜지스터의 각 바디 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서,
    상기 노말 MOS 트랜지스터는 상기 제어신호에 응답하여 상기 데이터 전송경로에 대응하는 소오스-드레인 경로를 형성하고, 상기 전원공급단이 자신의 바디에 연결된 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 입/출력 패드와 상기 MOS 트랜지스터의 바디 사이에 기생 다이오드가 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제7항에 있어서,
    상기 노말 MOS 트랜지스터와 더미 MOS 트랜지스터는 상기 입/출력 패드와 인접하게 배치되는 것을 특징으로 하는 반도체 장치.
  14. 제7항에 있어서,
    상기 노말 MOS 트랜지스터와 상기 더미 MOS 트랜지스터의 바디 영역과 가드링 영역은 소정 거리만큼 이격되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 바디 영역과 상기 가드링 영역은 서로 상보적인 도전 타입을 가지는 것을 특징으로 하는 반도체 장치.
  16. 입/출력 패드;
    제어신호에 응답하여 상기 입/출력 패드와 내부회로의 데이터 전송경로를 형성하기 위한 제1 및 제2 노말 MOS 트랜지스터; 및
    상기 제1 및 제2 노말 MOS 트랜지스터 각각에 대응하여 배치되며, 상기 입/출력 패드와 자신의 전원공급단 사이에 기생 다이오드를 형성하여 유입되는 양전하 및 음전하 정전기를 방전시키기 위한 제1 및 제2 더미 MOS 트랜지스터
    를 구비하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 노말 MOS 트랜지스터와 상기 제1 더미 MOS 트랜지스터는 동일한 바디 영역을 가지며, 상기 제2 노말 MOS 트랜지스터와 상기 제2 더미 MOS 트랜지스터는 동일한 바디 영역을 가지는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 제1 및 제2 더미 MOS 트랜지스터 각각은 게이트가 공통으로 연결되고, 해당 전원공급단이 각각 자신의 바디에 연결되는 다수의 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 기생 다이오드는 상기 입/출력 패드와 상기 다수의 MOS 트랜지스터의 각 바디 사이에 형성되는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서,
    상기 제1 및 제2 노말 MOS 트랜지스터 각각은 상기 제어신호에 응답하여 상기 데이터 전송경로에 대응하는 소오스-드레인 경로를 형성하고, 해당 전원공급단이 자신의 바디에 연결된 MOS 트랜지스터인 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서,
    상기 입/출력 패드와 상기 MOS 트랜지스터의 바디 사이에 기생 다이오드가 형성되는 것을 특징으로 하는 반도체 장치.
  22. 제16항에 있어서,
    상기 제1 및 제2 MOS 트랜지스터와 상기 제1 및 제2 더미 MOS 트랜지스터는 상기 입/출력 패드와 인접하게 배치되는 것을 특징으로 하는 반도체 장치.
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