KR101145785B1 - 집적회로 - Google Patents
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Abstract
본 발명은 정전기 방전으로 인한 내부소자 및 내부회로 등의 손상을 방지하는 기술에 것으로, PMOS 트랜지스터를 이용하여 정전기 방전에 대한 내성을 강화시킨 집적회로를 제공하는 것을 그 목적으로 한다. 이를 위한 본 발명의 일 측면에 따르면, 외부의 신호를 인가받기 위한 패드와, 상기 패드에 접속되어 전원전압 라인 및 접지전압 라인으로 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부와, 상기 패드로 인가되는 신호를 입력단으로 입력받는 입력 버퍼부와, 상기 입력 버퍼부의 입력단과 상기 접지전압 라인 사이에 접속되며 게이트단이 상기 전원전압 라인에 접속되는 정전기 방전 PMOS 트랜지스터를 구비하는 집적회로가 제공된다.
정전기 방전, ESD, 입력버퍼, 패드, PMOS 트랜지스터, 보호회로
Description
본 발명은 반도체 설계기술에 관한 것으로서, 정전기 방전으로 인한 내부소자 및 내부회로 등의 손상을 방지하는 기술에 관한 것이다.
집적회로, 반도체 메모리 장치, 반도체 장치 등의 내부회로 중에서 특히 MOS(Metal Oxide Semiconductor)소자로 구성되는 회로는 게이트(GATE)의 입력 임피던스가 높기 때문에, 특히 정전기 방전(ElectroStatic Discharge, ESD)에 의해 MOS 소자의 게이트 산화막 등이 파괴되기 쉽다. 고성능화, 고집적화된 반도체 장치를 제작하기 위해 내부회로를 구성하는 트랜지스터의 게이트 산화막 두께 또한 줄어들고 있기 때문에 반도체 장치는 정전기 방전(ESD)으로부터 내부회로를 보호하기 위한 정전기 방전 보호회로가 필수적으로 구비되어야 한다.
집적회로 등은 주로 제조 과정 및 단품 상태로 존재할 때 정전기 방전(ElectroStatic Discharge, ESD)에 노출될 수 있다. 즉 이때는 집적회로 등이 노멀 동작을 하기 위해 전자 시스템에 장착된 상태가 아니므로 전원이 공급되지 않는 비동작상태이다.
정전기 방전 보호회로의 내성과 성능 등을 평가하고 정전기 방전(ElectroStatic Discharge, ESD)으로 인한 내부회로의 영향을 분석하기 위해 정전기 방전 현상에 대한 표준모델을 이용하는데, 일반적으로 많이 사용하는 정전기 방전 모델링 방법은 3가지로 구분할 수 있다. 첫 번째로 인체에 대전되어 있는 정전하가 반도체 장치로 방전되는 경우를 모델링한 HBM(Human Body Model, 이하 'HBM' 이라 한다.)과, 두 번째로 반도체 장치 제조공정에서 금속성 공작기계에 대전되어 있는 정전하가 반도체 장치로 방전되는 경우를 모델링한 MM(Machine Model, 이하 'MM'이라 한다.)과, 세 번째로 패키지 조립과정 등의 제조공정에서 반도체 장치 내부에 대전된 정전하가 외부의 그라운드(GROUND) 또는 도체로 방전되는 경우를 모델링한 CDM(Charged Device Model, 이하 'CDM'이라 한다.)이 있다. 참고적으로 정전하 즉, 양전하 또는 음전하가 대전되어 있다가 물리적인 접촉 등으로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생하므로 대전된 전하의 극성에 따라 전하의 흐름의 방향은 달라진다.
정전기 방전 보호회로는 정전기 방전(ElectroStatic Discharge, ESD)이 발생했을 때, 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 일정한 전압을 클램핑하며 전원라인으로 과전류를 흘려버리게 되는 ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 다이오드, 기타 MOS 소자 등으로 제작된다. 정전기 방전 보호회로는 정전기 방전 현상이 일어나지 않을 때, 즉 반도체 장치의 정상동작시에는 기생 캐패시턴스 성분으로 볼 수 있고, 누설전류 등과 같은 부수적인 영향을 주는 성분으로 모델링될 수 있다.
도 1은 종래기술의 집적회로에 대한 구성도이다.
도 1을 참조하면, 집적회로는 외부의 신호를 인가받기 위한 패드(PAD)와, 패드(PAD)에 접속되어 전원전압(VDD) 라인(10A) 및 접지전압(VSS) 라인(10B)으로 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부(11A,11B)와, 패드(PAD)로 인가되는 신호를 입력단(N1)으로 입력받는 입력 버퍼부(12)와, 입력 버퍼부(12)의 입력단(N1)과 접지전압(VSS) 라인(10B) 사이에 접속되며 게이트단이 접지전압(VSS) 라인(10B)에 접속되는 ggNMOS 트랜지스터(MN0)와, 패드(PAD)와 입력 버퍼부(12)의 입력단(N1) 사이의 신호전달 경로상에 삽입되는 저항(R)을 구비한다.
여기에서 ggNMOS 트랜지스터(MN0)의 기판 바이어스 전압단은 접지전압(VSS) 라인(10B)에 접속되어 접지전압(VSS)을 제공받게 된다.
메인 정전기 방전 보호부(11A,11B)는 일반적으로 다이오드, ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 기타 MOS 소자 등으로 제작되는데, 정전기 방전(ElectroStatic Discharge, ESD)이 발생하면 전원 라인으로 전류경로를 형성하여 과도한 전류로부터 내부소자 및 내부회로 등을 보호한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
노멀동작모드에서 집적회로에 전원이 공급되면 내부회로가 동작하게 되는데, ggNMOS 트랜지스터(MN0)의 기판 바이어스 전압단과 게이트단에는 접지전압(VSS)이 제공되므로 ggNMOS 트랜지스터(MN0) 턴오프(TURN OFF) 상태를 유지하고, 입력 버퍼부(12) 등의 동작에 영향을 주지 않는다. 따라서, 패드(PAD)를 통해서 인가되는 입력신호는 입력 버퍼부(12)의 입력단(N1)으로 전달되고 입력 버퍼부(12)에서는 입력신호를 버퍼링하게 된다. 즉, 노멀동작모드에서 메인 정전기 방전 보호부(11A,11B), ggNMOS 트랜지스터(MN0)는 입력 버퍼부(12)의 동작에 영향을 주지 않으며 기생 캐패시턴스 성분 등으로만 간주될 수 있다.
한편, 집적회로의 비동작상태에서는 전원 라인에 전원이 공급되지 않게 된다. 이때, 패드(PAD))로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생할 경우, 메인 정전기 방전 보호부(11A,11B)가 전원전압 라인(10A) 및 접지전압 라인(10B)으로 전류경로를 완전히 형성하기 전에는 정전기에 의한 일정 레벨의 전압이 내부로 유입되는데, 이 전압에 응답하여 ggNMOS 트랜지스터(MN0)는 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 전원 라인으로 과전류를 흘려버리게 되어 입력 버퍼부(12)의 입력단(N1)이 파괴되지 않도록 보호하게 된다. 하지만, ggNMOS 트랜지스터(MN0)의 기판 바이어스 전압단과 게이트단은 접지전압 라인(10B)에 접속되어 있으므로 내부적으로 턴온(TURN ON) 되는 트리거 전압이 비교적 높다. 따라서 정전기 방전 현상 초기, 즉 메인 정전기 방전 보호부(11A,11B)가 완전히 구동되기 전에 입력 버퍼부 등과 같은 내부소자 및 내부회로가 손상될 수 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, PMOS 트랜지스터를 이용하여 정전기 방전에 대한 내성을 강화시킨 집적회로를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부의 신호를 인가받기 위한 패드; 상기 패드에 접속되어 전원전압 라인 및 접지전압 라인으로 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부; 상기 패드로 인가되는 신호를 입력단으로 입력받는 입력 버퍼부; 및 상기 입력 버퍼부의 입력단과 상기 접지전압 라인 사이에 접속되며 게이트단이 상기 전원전압 라인에 접속되는 정전기 방전 PMOS 트랜지스터를 구비하는 집적회로가 제공된다.
본 발명에서의 정전기 방전 PMOS 트랜지스터는 정전기 방전에 의한 전압으로 턴온(TURN ON)되어 전원 라인으로 과전류를 흘려버리게 되는 트리거 전압이 낮기 때문에 내부회로의 정전기 방전에 대한 보호능력을 향상 시킬 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호는 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 2는 본 발명의 일 실시예에 따른 집적회로의 구성도이다.
도 2를 참조하면, 집적회로는 외부의 신호를 인가받기 위한 패드(PAD)와, 패드(PAD)에 접속되어 전원전압(VDD) 라인(20A) 및 접지전압(VSS) 라인(20B)으로 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부(21A,21B)와, 패드(PAD)로 인가되는 신호를 입력단(N1)으로 입력받는 입력 버퍼부(22)와, 입력 버퍼부(22)의 입력단(N1)과 접지전압(VSS) 라인(20B) 사이에 접속되며 게이트단이 전원전압(VDD) 라인(20A)에 접속되는 정전기 방전 PMOS 트랜지스터(MP0)를 구비한다. 여기에서 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단은 전원전압(VDD) 라인(20A)에 접속되어 전원전압(VDD)을 제공받게 된다.
참고적으로 본 실시예와 같이 전원전압 라인(20A) 및 접지전압 라인(20B) 사이에 접속되는 전원 클램핑부(23)와, 패드(PAD)와 입력 버퍼부(22)의 입력단(N1) 사이의 신호전달 경로상에 삽입되는 저항(R)을 더 포함하여 구성될 수도 있을 것이다. 전원 클램핑부(23)는 일정 레벨이상의 과도전압 또는 과도전류가 인가되면 전원전압 라인(20A)과 접지전압 라인(20B) 상호간에 정전기 방전경로를 제공하게 된다. 또한, 저항(R)은 패드(PAD)로부터 신호 전달경로를 통해서 전달되는 과도전류가 입력 버퍼부(22) 등과 같은 내부회로에 손상을 주는 것을 방지하기 위해 구비된다.
또한, 메인 정전기 방전 보호부(21A,21B)는 일반적으로 다이오드, ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 기타 MOS 소자 등으로 제작되는데, 정전기 방전(ElectroStatic Discharge, ESD)이 발생하면 전원 라인으로 전류경로를 형성하여 과도한 전류로부터 내부소자 및 내부회로 등을 보호한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
노멀동작모드에서 집적회로에 전원이 공급되면 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단과 게이트단에는 전원전압(VDD)이 제공되므로, 정 전기 방전 PMOS 트랜지스터(MP0)는 턴오프(TURN OFF) 상태를 유지하고, 입력 버퍼부(22) 등의 동작에 영향을 주지 않는다. 따라서, 패드(PAD)를 통해서 인가되는 입력신호는 입력 버퍼부(22)의 입력단(N1)으로 전달되고 입력 버퍼부(22)에서는 입력신호를 버퍼링하게 된다. 즉, 노멀동작모드에서 메인 정전기 방전 보호부(21A,21B), 전원 클램핑부(23), 정전기 방전 PMOS 트랜지스터(MP0)는 입력 버퍼부(22)의 동작에 영향을 주지 않으며 기생 캐패시턴스 성분 등으로만 간주될 수 있다.
한편, 집적회로의 비동작상태에서는 전원 라인에 전원이 공급되지 않게 된다. 따라서 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단과 게이트단은 플로팅(Floating) 상태가 된다. 이때, 패드(PAD))로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생할 경우, 메인 정전기 방전 보호부(21A,21B)가 전원전압 라인(20A) 및 접지전압 라인(20B)으로 전류경로를 완전히 형성하기 전에는 정전기에 의한 일정 레벨의 전압이 내부로 유입되는데, 이 전압에 응답하여 정전기 방전 PMOS 트랜지스터(MP0)는 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 전원 라인으로 과전류를 흘려버리게 되어 입력 버퍼부(22)의 입력단(N1)이 파괴되지 않도록 보호하게 된다. 이때, 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단과 게이트단은 플로팅(Floating) 상태이므로 기판 바이어스 전압단과 게이트단이 접지전압 라인(20B)에 접속되어 있을 때에 비해 내부적으로 턴온(TURN ON) 되는 트리거 전압이 낮게 된다. 따라서 정전기 방전 현상 초기, 즉 메인 정전기 방전 보호부(21A,21B)가 완전히 구동되기 전에 입력 버퍼부 등과 같은 내부소자 및 내부회로의 보호능력이 강화된다.
도 3은 본 발명의 다른 실시예에 따른 집적회로의 구성도이다.
도 3을 참조하면, 집적회로는 외부의 신호를 인가받기 위한 패드(PAD)와, 패드(PAD)에 접속되어 제1 전원전압(VDD1) 라인(30A1) 및 제1 접지전압(VSS1) 라인(30B1)으로 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부(31A,31B)와, 패드(PAD)로 인가되는 신호를 입력단(N1)으로 입력받는 입력 버퍼부(32)와, 입력 버퍼부(32)의 입력단(N1)과 제2 접지전압(VSS2) 라인(30B2) 사이에 접속되며 게이트단이 제2 전원전압(VDD2) 라인(30A2)에 접속되는 정전기 방전 PMOS 트랜지스터(MP0)를 구비한다. 여기에서 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단은 제2 전원전압(VDD2) 라인(30A2)에 접속되어 제2 전원전압(VDD2)을 제공받게 된다.
도 3의 집적회로는 도 2의 집적회로와 각각 동일한 요소로 구성되며 기본적인 동작은 동일하게 이루어진다.
도 2가 단일 전원전압(VDD) 및 접지전압(VSS)을 이용하여 동작하는데 비해서 도 3의 집적회로는 제1 및 제2 전원전압(VDD1,VDD2)과 제1 및 제2 접지전압(VSS1,VSS2)이용하여 동작하며, 추가된 전원 라인 간의 정전기 방전 경로를 제공하기 위한 제1 및 제2 전원 클램핑부(33A,33B)가 구비된다.
본 실시예에서 제1 및 제2 전원 클램핑부(33A,33B)는 일정 레벨이상의 과도전압 또는 과도전류가 인가되면 전원 라인 상호 간에 정전기 방전(ElectroStatic Discharge, ESD) 경로를 제공한다.
또한, 패드(PAD)와 입력 버퍼부(32)의 입력단(N1) 사이의 신호전달 경로상에 삽입되는 저항(R)은 패드(PAD)로부터 신호 전달경로를 통해서 전달되는 과도전류가 입력 버퍼부(32) 등과 같은 내부회로에 손상을 주는 것을 방지하기 위해 구비된다.
또한, 메인 정전기 방전 보호부(31A,31B)는 일반적으로 다이오드, ggMOS 트랜지스터(grounded gate MOSFET), gcMOS(gate-coupled MOSFET), BJT(Bipolar Junction Transistor), 기타 MOS 소자 등으로 제작되는데, 정전기 방전(ElectroStatic Discharge, ESD)이 발생하면 전원 라인으로 전류경로를 형성하여 과도한 전류로부터 내부소자 및 내부회로 등을 보호한다.
상기와 같이 구성되는 집적회로의 세부구성과 주요동작을 살펴보면 다음과 같다.
노멀동작모드에서 집적회로에 전원이 공급되면 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단과 게이트단에는 제2 전원전압(VDD2)이 제공되므로, 정전기 방전 PMOS 트랜지스터(MP0)는 턴오프(TURN OFF) 상태를 유지하고, 입력 버퍼부(32) 등의 동작에 영향을 주지 않는다. 따라서, 패드(PAD)를 통해서 인가되는 입력신호는 입력 버퍼부(32)의 입력단(N1)으로 전달되고 입력 버퍼부(32)에서는 입력신호를 버퍼링하게 된다. 즉, 노멀동작모드에서 메인 정전기 방전 보호부(31A,31B), 전원 클램핑부(33A,33B), 정전기 방전 PMOS 트랜지스터(MP0)는 입력 버퍼부(32)의 동작에 영향을 주지 않으며 기생 캐패시턴스 성분 등으로만 간주될 수 있다.
한편, 집적회로의 비동작상태에서는 전원 라인에 전원이 공급되지 않게 된 다. 따라서 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단과 게이트단은 플로팅(Floating) 상태가 된다. 이때, 패드(PAD))로 정전기 방전(ElectroStatic Discharge, ESD) 현상이 발생할 경우, 메인 정전기 방전 보호부(31A,31B)가 전원 라인으로 전류경로를 완전히 형성하기 전에는 정전기에 의한 일정 레벨의 전압이 내부로 유입되는데, 이 전압에 응답하여 정전기 방전 PMOS 트랜지스터(MP0)는 내부적으로 발생하는 기생 BJT(Bipolar Junction Transistor, BJT) 현상에 의해 전원 라인으로 과전류를 흘려버리게 되어 입력 버퍼부(32)의 입력단(N1)이 파괴되지 않도록 보호하게 된다. 이때, 정전기 방전 PMOS 트랜지스터(MP0)의 기판 바이어스 전압단과 게이트단은 플로팅(Floating) 상태이므로 기판 바이어스 전압단과 게이트단이 접지전압 라인에 접속되어 있을 때에 비해 내부적으로 턴온(TURN ON) 되는 트리거 전압이 낮게 된다. 따라서 정전기 방전 현상 초기, 즉 메인 정전기 방전 보호부(31A,31B)가 완전히 구동되기 전에 입력 버퍼부 등과 같은 내부소자 및 내부회로의 보호능력이 강화된다.
도 4는 본 발명에 따른 집적회로의 정전기 방전 테스트 결과를 나타낸 도면이다.
도 4를 참조하면, 정전기 방전 PMOS 트랜지스터를 이용하였을 때와 GGNMOS 트랜지스터를 이용하였을 때의 테스트 결과가 그래프로 도시되어 있다. 정전기 방전 PMOS 트랜지스터는 GGNMOS 트랜지스터에 비해 1차 브레이크 다운(BreakDown)되는 전압 즉 트리거 전압이 낮다는 것을 확인할 수 있으며, 턴온(TURN ON) 되었을 때 내부적인 저항값도 더 작아서 전류흐름에 더욱 유리한 효과를 낼 수 있다는 것 을 확인할 수 있다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 집적회로에 대한 구성도이다.
도 2는 본 발명의 일 실시예에 따른 집적회로의 구성도이다.
도 3은 본 발명의 다른 실시예에 따른 집적회로의 구성도이다.
도 4는 본 발명에 따른 집적회로의 정전기 방전 테스트 결과를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
20A : 전원전압(VDD) 라인 20B : 접지전압(VSS) 라인
30A1 : 제1 전원전압(VDD1) 라인 30A2 : 제2 전원전압(VDD2) 라인
30B1 : 제1 접지전압(VSS1) 라인 30B2 : 제2 접지전압(VSS2) 라인
22,32 : 입력 버퍼부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.
Claims (10)
- 외부의 신호를 인가받기 위한 패드;상기 패드에 접속되어 전원전압 라인 및 접지전압 라인으로 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부;상기 패드로 인가되는 신호를 입력단으로 입력받는 입력 버퍼부; 및상기 입력 버퍼부의 입력단과 상기 접지전압 라인 사이에 접속되고 게이트단이 상기 전원전압 라인에 접속되며, 상기 패드를 통해 입력되는 과전류에 응답하여 상기 입력 버퍼부의 입력단과 상기 접지전압 라인 사이에 직접적인 전류 경로를 형성하는 정전기 방전 PMOS 트랜지스터를 구비하는 집적회로.
- 제1항에 있어서,상기 정전기 방전 PMOS 트랜지스터의 기판 바이어스 전압단은 상기 전원전압 라인에 접속되는 것을 특징으로 하는 집적회로.
- 제1항에 있어서,상기 전원전압 라인 및 상기 접지전압 라인 사이에 접속되는 전원 클램핑부를 더 포함하는 것을 특징으로 하는 집적회로.
- 제1항에 있어서,상기 패드와 상기 입력 버퍼부의 입력단 사이의 신호전달 경로상에 삽입되는 저항을 더 포함하는 것을 특징으로 하는 집적회로.
- 외부의 신호를 인가받기 위한 패드;상기 패드에 접속되어 정전기 방전경로를 제공하기 위한 메인 정전기 방전 보호부;전원전압 라인과 접지전압 라인에 인가되는 전원을 인가받으며, 상기 패드로 인가되는 신호를 입력단으로 입력받는 입력 버퍼부; 및상기 입력 버퍼부의 입력단과 상기 접지전압 라인 사이에 접속되고 게이트단이 상기 전원전압 라인에 접속되며, 상기 패드를 통해 입력되는 과전류에 응답하여 상기 입력 버퍼부의 입력단과 상기 접지전압 라인 사이에 직접적인 전류 경로를 형성하는 정전기 방전 PMOS 트랜지스터를 구비하는 집적회로.
- 제5항에 있어서,상기 메인 정전기 방전 보호부는 상기 전원전압 라인과 서로 다른 전원 라인에 연결되는 것을 특징으로 하는 집적 회로.
- 제5항에 있어서,상기 메인 정전기 방전 보호부는 상기 접지전압 라인과 서로 다른 전원 라인에 연결되는 것을 특징으로 하는 집적 회로.
- 제5항에 있어서,상기 정전기 방전 PMOS 트랜지스터의 기판 바이어스 전압단은 상기 전원전압 라인에 접속되는 것을 특징으로 하는 집적회로.
- 제5항에 있어서,상기 전원전압 라인 및 상기 접지전압 라인 사이에 접속되는 전원 클램핑부를 더 포함하는 것을 특징으로 하는 집적회로.
- 제5항에 있어서,상기 패드와 상기 입력 버퍼부의 입력단 사이의 신호전달 경로상에 삽입되는 저항을 더 포함하는 것을 특징으로 하는 집적회로.
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