KR20090069665A - 정전기 방전 보호회로 - Google Patents

Abstract

외부와 전기적으로 연결된 패드; 상기 패드에 드레인단자가 연결되고 소오스 단자가 그라운드로 연결된 GGNMOS 트랜지스터; 상기 패드에 GGNMOS 트랜지스터와 병렬로 연결된 저항; 상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된 고전압 필드 트랜지스터; 상기 GGNMOS 트랜지스터의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된 PMOS 트랜지스터를 포함하여 이루어지는 정전기 방전 보호회로.

ESD, 필드 트랜지스터, GGNMOS

Description

정전기 방전 보호회로{An electro static discharge protection circuit}

본 발명은 반도체 소자의 정전기 방전 보호회로에 관한 것으로서, 더욱 상세하게는 고속 반도체 소자의 입출력 패드에 형성되는 정전기 방전 보호회로에 관한 것이다.

최근의 고집적 반도체 회로는 인체의 접촉 등으로 인하여 발생되는 정전기(또는 정전 방전)로부터 유입되는 고전압에 대하여 매우 민감하게 영향을 받는다. 그러한 정전 방전(electrostatic discharge; ESD) 현상은 일시에 고전압이 칩 내부로 유입되기 때문에, 집적 회로 내에 형성된 얇은 절연막의 파괴 또는 채널 단락과 같은 집적 회로 칩의 동작 불능 상태로 만드는 결과를 쉽게 초래한다.

이를 방지하기 위하여, 일반적으로 집적 회로 칩에는 입력 보호 기능의 일환으로서, 정전 방전 보호 회로가 설계된다. 일반적으로 외부로부터 반도체 소자 내부에 정전기 방전(ESD: Electro static discharge) 펄스가 인가되면, 소자 내부에는 높은 전류가 유입되어 반도체 소자가 불량을 일으키는 원인이 된다. 따라서, 반도체 소자의 입력단 또는 출력단 쪽에는 정전기 방전에 의한 불량을 방지하기 위한 보호회로가 필요하게 된다.

즉, 정전기 방전(ESD) 보호 회로들은 순간적으로 유입되는 고전압(transient high voltage) 또는 고전류(transient high current)가 칩 내의 다른 회로들로 유입되지 않도록 사전에 방전시켜 주는 기능을 한다.

도 1은 종래 기술에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.

도 1을 참조하면 그 구성은 기본 정전기 방전보호 트랜지스터로서 필드 트랜지스를 사용하고, 이차 정전기 방전 보호 트랜지스터로서 일반적인 GGNMOS 트랜지스터를 사용하고 있다. 그리고 그 사이에 저항을 삽입하는 구조를 이루고 있었다.

이러한 초기 정전기 방전보호의 구성은 필드 트랜지스터의 동작 전압이 높기 때문에 일반적 GGNMOS 트랜지스터에 ESD 전류가 흐를때 저항 양단의 전위차를 이용하여 버퍼단의 게이트 옥사이드를 보호하도록 구성되었다.

그러나, 반도체 기술이 발달하면서 게이트 옥사이드의 항복 전압(break-down voltage)이 낮아지게 되었다. 따라서, 그에 대한 대안으로서 도 2와 같은 정전기 보호회로가 제시되었다. 즉, GGNMOS로만 구성되는 형태의 보호 회로가 주로 이용되고 있다.

그러나, 게이트 옥사이드 전압이 계속 낮아지고 있는 추세이므로 종래 기술에 따른 보호회로로는 게이트 옥사이드 파괴에 의해 ESD 보호회로가 동작하기 전에 내부로 흘러들어온 스트레스에 의해 손상을 입는 경우가 발생하고 있다.

본 발명은 낮은 게이트 옥사이드 전압에 상응할 수 있는 정전기 방전 보호회로를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 기존의 정전기 방전 보호 회로보다 버퍼 단에 낮은 전압이 인가될 수 있도록 하는 정전기 방전 보호회로를 제공하는 것이다.

본 발명의 또 다른 목적은 효과적으로 버퍼 단의 게이트 옥사이드를 보호할 수 있는 정전기 방전 보호회로를 제공하는 것이다.

이러한 목적들을 달성하기 위한 본 발명에 따른 정전기 방전 보호회로는 외부와 전기적으로 연결된 패드; 상기 패드에 드레인단자가 연결되고 소오스 단자가 그라운드로 연결된 GGNMOS 트랜지스터; 상기 패드에 GGNMOS 트랜지스터와 병렬로 연결된 저항; 상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된 고전압 필드 트랜지스터; 상기 GGNMOS 트랜지스터의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된 PMOS 트랜지스터를 포함하여 이루어지는 것을 구성의 특징으로 한다.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 고전압 필드 트랜지스터는 NMOS 타입의 고전압 트랜지스터인 점이다.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 고전압 필드 트랜지스터의 동작 전압은 상기 GGNMOS의 정합 BV보다 낮은 점이다.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 고전압 필드 트랜지스터의 동작 전압은 칩의 동작전압보다 적어도 2배 이상 큰 점이다.

본 발명에 따른 정전기 방전 보호회로의 세부적 구성의 특징은 상기 GGNMOS는 저항 양단 간의 전압차에 따른 스위칭 동작을 통해 ESD 스트레스를 소화하는 점이다.

본 발명에 따른 정전기 방전 보호회로는 기존의 ESD 보호 회로보다 버퍼 단에 낮은 전압이 인가되도록 함으로써 보다 효과적으로 버퍼 단의 게이트 옥사이드를 보호할 수 있다.

이하, 첨부된 도면을 참조로 하여 본 발명에 따른 정전기 방전 보호회로를 설명하기로 한다.

도 3은 본 발명에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다. 도시된 바와 같이, 외부와 전기적으로 연결된 패드에 Normal GGNMOS 트랜지스터를 먼저 위치시키고 그에 저항을 연결한다. 고전압 필드 트랜지스터(High Voltage Filed Transistor)는 NMOS 타입으로서 저항 다음 단과 버퍼의 사이에 위치시킨다.

그 구성을 좀 더 상세히 살펴보면, GGNMOS 트랜지스터는 상기 패드에 드레인 단자가 연결되고 소오스 단자가 그라운드로 연결된다. 저항은 상기 패드에 GGNMOS 트랜지스터와 병렬로 연결된다. 고전압 필드 트랜지스터는 상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된다. 한편, PMOS 트랜지스터는 상기 GGNMOS 트랜지스터의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된다.

각 구성요소의 동작 전압은 다음과 같은 관계를 갖는다.

칩의 동작 전압 x 2 < HV Field Tr. Vth < Junction BV

즉, 상기 고전압 필드 트랜지스터의 동작 전압은 칩의 동작전압보다 적어도 2배 이상 크지만, 상기 GGNMOS의 정합(junction) BV보다 낮다.

상기 고전압 필드 트랜지스터는 정상 칩 동작시에는 낮은 칩 동작전압으로 인하여 오프(Off) 상태를 유지한다. 정전기 스트레스가 발생하여 높은 전압이 인가되면 고전압 필드 트랜지스터는 기초 정전기 방전 보호 기능을 구현하는 GGNMOS 트랜지스터의 정합 전압보다 구동 전압이 낮기 때문에 먼저 온(ON) 상태가 된다.

정전기 스트레스는 GGNMOS 트랜지스터와 고전압 필드 트랜지스터 사이의 저항을 통과하여 고전압 필드 트랜지스터의 소오스부와 연결되어 있는 그라운드(GND)로 흘러나가게 된다.

전류가 저항을 통과하면 저항 양단 간의 전압 차가 발생된다. 전압이 점점 올라가면 GGNMOS 트랜지스터가 동작하여 주 ESD 스트레스(main ESD stress)를 소화한다.

여기서 상기 GGNMOS 트랜지스터의 동작 전압은 종래의 Normal GGNMOS 동작 전압과 동일하다.

따라서, 상대적으로 저항 뒷 단의 버퍼 단에 걸리는 전압은 낮아져서 기존의 ESD 보호회로보다 ESD 스트레스에 의한 버퍼 단의 게이트 옥사이드 손상(damage)을 효과적으로 방지할 수 있다. 저항값을 조절하여 ESD의 동작보다 낮은 게이트 옥사이드 항복 전압(Gate oxide break-down voltage)을 갖는 소자로도 버퍼의 구성이 가능하다.

도 1은 종래 기술에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.

도 2는 개선된 종래 기술에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.

도 3은 본 발명에 따른 정전기 방전 보호회로의 구성을 나타낸 회로도이다.

Claims (5)

1. 외부와 전기적으로 연결된 패드;

   상기 패드에 드레인단자가 연결되고 소오스 단자가 그라운드로 연결된 GGNMOS;

   상기 패드에 GGNMOS와 병렬로 연결된 저항;

   상기 저항과 버퍼 사이에 드레인 단자가 연결되고 그 게이트단자가 상기 드레인단에 연결되고, 소오스단자는 그라운드로 연결된 고전압 필드 트랜지스터;

   상기 GGNMOS의 드레인단자에 소오스 단자가 연결되고, 게이트 단자와 드레인단자가 상기 버퍼에 연결된 PMOS를 포함하여 이루어지는 정전기 방전 보호회로.
2. 제 1 항에 있어서, 상기 고전압 필드 트랜지스터는 NMOS 타입인 것을 특징으로 하는 정전기 방전 보호회로.
3. 제 1 항에 있어서, 상기 고전압 필드 트랜지스터의 동작 전압은 상기 GGNMOS의 정합 BV보다 낮은 것을 특징으로 하는 정전기 방전 보호회로.
4. 제 3 항에 있어서, 상기 고전압 필드 트랜지스터의 동작 전압은 칩의 동작전압보다 적어도 2배 이상 큰 것을 특징으로 하는 정전기 방전 보호회로.
5. 제 1 항에 있어서, 상기 GGNMOS는 저항 양단 간의 전압차에 따른 스위칭 동작을 통해 ESD 스트레스를 소화하는 것을 특징으로 하는 정전기 방전 보호회로.

Images