KR20010057427A - 고전압 전계효과 트랜지스터 형성방법 - Google Patents
고전압 전계효과 트랜지스터 형성방법 Download PDFInfo
- Publication number
- KR20010057427A KR20010057427A KR1019990060760A KR19990060760A KR20010057427A KR 20010057427 A KR20010057427 A KR 20010057427A KR 1019990060760 A KR1019990060760 A KR 1019990060760A KR 19990060760 A KR19990060760 A KR 19990060760A KR 20010057427 A KR20010057427 A KR 20010057427A
- Authority
- KR
- South Korea
- Prior art keywords
- high voltage
- semiconductor substrate
- diode
- mask pattern
- forming
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000005669 field effect Effects 0.000 abstract description 15
- 230000015556 catabolic process Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000005611 electricity Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66015—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene
- H01L29/66037—Multistep manufacturing processes of devices having a semiconductor body comprising semiconducting carbon, e.g. diamond, diamond-like carbon, graphene the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66045—Field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 고전압 직접회로에서 출력단의 정전기(ESD:ElcetroStatic Discharge)보호를 위해 사용되는 다이오드의 직렬저항을 줄일 수 있는 고전압 전계효과 트랜지스터 형성방법에 관한 것이다.
본 발명의 고전압 전계효과 트랜지스터 형성방법은 고전압 트랜지스터 형성영역과 고전압 다이오드 형성영역이 정의된 반도체기판을 준비하는 공정과, 반도체기판에 제 1도전형의 웰을 형성하는 공정과, 웰이 형성된 반도체기판 상에 상기 고전압 트랜지스터 형성영역의 일부위를 덮고 고전압 다이오드 형성영역에는 소정간격인 패턴이 다 수개 형성된 마스크패턴을 형성하는 공정과, 마스크패턴을 마스크로 하여 불순물을 주입하여 제 2도전형의 드리프트를 형성하는 공정과, 마스크패턴을 제거하는 공정과, 반도체기판의 고전압 트랜지스터 형성영역에 게이트전극 및 게이트전극 양측 하부에 소오스/드레인인 불순물영역을 갖는 트랜지스터를 형성하는 공정을 구비한 것이 특징이다.
따라서, 본 발명에서는 고전압 집적회로에서 출력단을 고전압 소자와 고전압 다이오드를 병렬로 연결되도록 제조함으로써, 외부로부터 정전기가 들어왔을 경우 고전압 다이오드를 통해 신속하게 빠져 나가게 된다.
따라서, 본 발명에서는 고전압 다이오드의 저항을 줄일 수 있는 잇점이 있다.
Description
본 발명은 고전압 전계효과 트랜지스터 형성방법에 관한 것으로, 특히, 고전압 직접회로에서 출력단의 정전기(ESD:ElcetroStatic Discharge)보호를 위해 사용되는 다이오드의 직렬저항을 줄일 수 있는 고전압 전계효과 트랜지스터 형성방법에 관한 것이다.
도 1은 종래기술에 따른 전계효과 트랜지스터를 도시한 공정단면도이다.
도 1과 같이, 종래기술의 고전압 전계효과 트랜지스터는 고전압 소자와 고전압 다이오드가 병렬로 연결되어 있다.
상기 구조를 갖는 종래의 고전압 전계효과 트랜지스터 제조 과정을 도 1을 참조하여 설명하면 다음과 같다.
도 1과 같이, 반도체기판(100)에는 고전압 소자 형성영역(Ⅰ)과 고전압 다이오드 형성영역(Ⅱ)이 정의되어져 있다.
상기 정의된 반도체기판(100)에 고전압 소자 형성영역(Ⅰ)과 고전압 다이오드 형성영역(Ⅱ) 전면에 보론(boron)을 이온주입하여 p웰(well)을 형성하고, 인(phosphorus)을 이온주입시키어 제 2도전형의 드리프트(drift)(104)를 순차적으로 형성한다.
이 후, 반도체기판(200)의 고전압소자 형성영역(Ⅰ) 상부에 게이트전극(130)을 형성하고, 이 게이트전극(130) 양측 하부에는 소오스/드레인인 불순물영역(112)을 형성한다.
상기 불순물영역(112)과 연결되도록 소오스전극(130)과 드레인전극(140)을 형성한다.
도 1과 같이, 종래의 기술에서는 고전압 직접회로에서 고전압 출력단의 고전압 소자를 보호하기 위해서 고전압 소자와 병렬로 고전압 다이오드를 사용하였다.
즉, 종래의 기술에서는 외부로부터 정전기가 들어왔을 경우 고전압 다이오드를 통해 빠져 나가도록 되어 있다.
또한, 정상적인 동작을 할 경우, 고전압 소자와 고전압 다이오드 상에 고전압이 인가되므로 다이오드의 항복전압이 높아야 하며, 이러한 고전압을 유지하기 위해 낮은 농도를 갖는 영역으로 소자를 만들었다.
그러나, 종래의 기술에서는 외부로부터 정전기가 들어왔을 경우, 고전압 다이오드를 통해 나가면서 다이오드의 직렬저항에 높은 전류가 흐르게 되어 많은 열이 발생함으로써 칩이 파괴될 우려가 있다.
즉, 종래의 기술에서는 정전기가 고전압 다이오드를 통해 빠져 나가면서 다이오드의 직렬저항으로 인해 전류가 순간적으로 빠지지 않을 뿐만 아니라 많은 전류로 인하여 칩의 내부에 많은 열이 발생되고, 칩이 파괴된다.
또한, 고전압소자와 병렬로 고전압 다이오드를 함께 집적하므로 칩의 크기가 증가된 문제점이 있었다.
상기의 문제점을 해결하고자, 본 발명의 목적은 고전압 집적회로에서출력단의 정전기 보호를 위해 사용되는 다이오드의 직렬저항을 줄일 수 있는 고전압 전계효과 트랜지스터 구조를 제공하려는 것이다.
상기 목적을 달성하고자, 본 발명의 고전압 전계효과 트랜지스터 형성방법은 고전압 트랜지스터 형성영역과 고전압 다이오드 형성영역이 정의된 반도체기판을 준비하는 공정과, 반도체기판에 제 1도전형의 웰을 형성하는 공정과, 웰이 형성된 반도체기판 상에 상기 고전압 트랜지스터 형성영역의 일부위를 덮고 고전압 다이오드 형성영역에는 소정간격인 패턴이 다 수개 형성된 마스크패턴을 형성하는 공정과, 마스크패턴을 마스크로 하여 불순물을 주입하여 제 2도전형의 드리프트를 형성하는 공정과, 마스크패턴을 제거하는 공정과, 반도체기판의 고전압 트랜지스터 형성영역에 게이트전극 및 게이트전극 양측 하부에 소오스/드레인인 불순물영역을 갖는 트랜지스터를 형성하는 공정을 구비한 것이 특징이다.
도 1은 종래기술에 따른 고전압 전계효과 트랜지스터를 도시한 공정단면도이다.
도 2는 본 발명에 따른 고전압 전계효과 트랜지스터의 공정단면도이다.
도 3a 내지 도 3d는 본 발명에 따른 고전압 전계효과 트랜지스터의 제조 과정을 보인 공정단면도이다.
도 4a 및 도 4b는 도 3b에서 이용되는 고전압 다이오드 제조를 위한 마스크패턴의 평면도이다.
*도면의 주요 부분에 대한 부호의 설명 *
100, 200. 반도체기판 102, 202. p웰
104, 204. n드리프트 112, 212. 불순물영역
130, 230. 소오스전극 140, 240. 드레인전극
204. 마스크패턴
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.
도 2는 본 발명에 따른 고전압 전계효과 트랜지스터 구조를 나타낸 것으로, 고전압소자에 고전압 다이오드가 합쳐져 있는 구조를 보인 것이다.
본 발명은 도 2에서와 같이, 고전압 직접회로에서 출력단의 정전기 보호를 위해 사용되는 다이오드의 저항을 줄일 수 있도록 n+와 p웰의 접합면을 이용하여 고전압 다이오드를 형성한 것이다.
일반적으로, n+와 p웰의 접합면을 이용하여 다이오드를 만들 경우, 다이오드의 항복전압이 p웰의 농도에 의해 낮아지므로, 본 발명에서는 p웰의 농도를 국부적으로 낮추어서 고전압 다이오드의 항복전압이 증가된다.
도 3a 내지 도 3d는 본 발명에 따른 고전압 전계효과 트랜지스터의 제조 과정을 보인 공정단면도이다.
도 4a 및 도 4b는 도 3b에서 이용되는 고전압 다이오드 제조를 위한 마스크패턴의평면도이다.
본 발명의 고전압 전계효과 트랜지스터의 제조 과정을 도 3a 내지 도 3d 및 도 4를 참조하여 설명한다.
도 3a와 같이, 반도체기판(200) 상에 보론을 이온주입하여 p웰(202)을 형성한다.
반도체기판(200)에는 고전압 소자 형성영역(Ⅲ)과 고전압 다이오드 형성영역(Ⅳ)이 정의되어 있다.
도 3b와 같이, p웰(202)이 형성된 반도체기판(200) 상에 감광막을 도포한 후, 고전압 소자 형성영역(Ⅲ)의 일부를 가리고, 고전압 다이오드 형성영역(Ⅳ)의 소정간격으로 다 수개의 패턴이 형성되도록 식각하여 마스크패턴(204)을 형성한다.
즉, 마스크패턴(204)은 도 4a 및 도 4b와 같이, 고전압 다이오드 형성영역(Ⅳ)에서는 소정간격으로 다 수개의 패턴이 형성되다.
상기 패턴에 슬릿(220)을 넣어 도 4a와 같이, 스트라이프(stripe) 형상으로 형성될 수도 있고 또는 도 4b와 같이, 체크(check)형상으로 형성될 수도 있다.
도면번호 220은 마스크패턴에서 오픈된 부분을 표시한 것이다.
그리고 마스크패턴(204)을 마스크로 하여 반도체기판(200) 전면에 n형 불순물 즉, 인을 이온주입시키어 n드리프트(208)를 형성한다.
이 후, n드리프트(208)가 형성된 기판(200)에 열처리 공정을 진행시키어 불순물을 확산시킨다.
이 때, n드리프트(208)는 높은 항복전압을 유지하기 위해 P웰(202)보다 약 3-4배 높은 농도로 형성된다.
마스크패턴(204)에서 고전압 다이오드 형성영역(Ⅳ)에 대응되는 부분은 슬릿 간의 간격 및 폭을 조정하여 n드리프트가 p웰에 의해 없어진다.
즉, n드리프트(208)의 인(phosphorus)과 p웰(202)의 보론(boron)이 보상되어 n드리프트가 없어지게 되면서 p웰(202)의 농도를 낮추어 준다.
본 발명에서는 고전압 다이오드가 형성된 부분에서 p웰(203)의 농도가 낮아져 n+와 p웰의 접합면의 항복전압이 증가하게 되어 고전압소자와 병렬로 연결된다.
도 3c와 같이, 마스크패턴을 제거한다.
p웰(202) 및 n드리프트(208)이 형성된 반도체기판(200)에 다결정실리콘을 증착한 후, 고전압 소자 형성영역(Ⅲ)의 소정부위에 잔류되도록 식각하여 게이트전극(210)을 형성한다.
이 때, 도면에는 도시되지 않았지만, 기판(200)과 게이트전극(210) 사이에는 게이트절연막이 개재된다.
도 3d와 같이, 게이트전극(210)을 마스크로 하여 기판(200)에 불순물을 주입함으로써, 게이트전극(210) 양측에 소오스/드레인인 불순물영역(212)이 형성된다.
상기 불순물영역(212)과 연결되도록 소오스전극(230)과 드레인전극(240)을 형성한다.
본 발명에서는 n드리프트(208)의 인과 p웰(202)의 보론이 상호 보상되어 n드리프트가 없어지게 되면서 p웰(202)의 농도가 낮아진다.
따라서, 본 발명에서는 고전압 다이오드가 형성된 부분에서 p웰(203)의 농도가 낮아져 n+와 p웰의 접합면의 항복전압이 증가하게 되어 고전압소자와 병렬로 사용된다.
상술한 바와 같이, 본 발명에서는 고전압 집적회로에서 출력단을 고전압 소자와 고전압 다이오드를 병렬로 연결되도록 제조함으로써, 외부로부터 정전기가 들어왔을 경우 고전압 다이오드를 통해 신속하게 빠져 나가게 된다.
따라서, 본 발명에서는 고전압 다이오드의 저항을 줄일 수 있는 잇점이 있다.
Claims (4)
- 고전압 트랜지스터 형성영역과 고전압 다이오드 형성영역이 정의된 반도체기판을 준비하는 공정과,상기 반도체기판에 제 1도전형의 웰을 형성하는 공정과,상기 웰이 형성된 반도체기판 상에 상기 고전압 트랜지스터 형성영역의 일부위를 덮고 상기 고전압 다이오드 형성영역에는 소정간격인 패턴이 다 수개 형성된 마스크패턴을 형성하는 공정과,상기 마스크패턴을 마스크로 하여 불순물을 주입하여 제 2도전형의 드리프트를 형성하는 공정과,상기 마스크패턴을 제거하는 공정과,상기 반도체기판의 고전압 트랜지스터 형성영역에 게이트전극 및 상기 게이트전극 양측 하부에 소오스/드레인인 불순물영역을 갖는 트랜지스터를 형성하는 공정을 구비한 고전압 전계효과 트랜지스터 형성방법.
- 청구항 1에 있어서,상기 제 2도전형의 드리프트를 형성하는 공정 이후에 상기 기판에 열처리 공정을 진행시키는 공정이 추가된 것이 특징인 고전압 전계효과 트랜지스터 형성방법.
- 청구항 1에 있어서,상기 패턴은 스트라이프(stripe) 형상인 것이 특징인 고전압 전계효과 트랜지스터 형성방법.
- 청구항 1에 있어서,상기 패턴은 체크(check)형상인 것이 특징인 고전압 전계효과 트랜지스터 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060760A KR20010057427A (ko) | 1999-12-23 | 1999-12-23 | 고전압 전계효과 트랜지스터 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990060760A KR20010057427A (ko) | 1999-12-23 | 1999-12-23 | 고전압 전계효과 트랜지스터 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010057427A true KR20010057427A (ko) | 2001-07-04 |
Family
ID=19628465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990060760A KR20010057427A (ko) | 1999-12-23 | 1999-12-23 | 고전압 전계효과 트랜지스터 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010057427A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100907894B1 (ko) * | 2007-12-26 | 2009-07-15 | 주식회사 동부하이텍 | 정전기 방전 보호회로 |
-
1999
- 1999-12-23 KR KR1019990060760A patent/KR20010057427A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100907894B1 (ko) * | 2007-12-26 | 2009-07-15 | 주식회사 동부하이텍 | 정전기 방전 보호회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0248292B1 (en) | Semiconductor device having a high breakdown voltage | |
| JP2006261690A (ja) | 改良したエッジターミネーションを備えるパワーｍｏｓｆｅｔ | |
| US11011615B2 (en) | Transistor with contacted deep well region | |
| EP0685891B1 (en) | Integrated semiconductor diode | |
| US6486512B2 (en) | Power semiconductor device having high breakdown voltage and method for fabricating the same | |
| US20080070371A1 (en) | Semiconductor Device and Manufacturing Method Thereof | |
| KR20010057427A (ko) | 고전압 전계효과 트랜지스터 형성방법 | |
| JP2021163800A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100388379B1 (ko) | 고내압 mos트랜지스터 및 그 제조방법 | |
| KR920009751B1 (ko) | 필드플레이트를 갖춘 반도체 장치 및 그 제조방법 | |
| KR100290900B1 (ko) | 정전기 보호용 트랜지스터의 제조 방법 | |
| KR100230736B1 (ko) | 반도체 소자의 정전기 방지 구조 및 그의 제조방법(Structure of protecting electrostatic discharge for semiconductor device and method for manufacturing the same) | |
| KR100219530B1 (ko) | 더미 패턴 배치 방법 및 형성방법 | |
| KR100261173B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100239455B1 (ko) | 반도체 소자의 제조 방법 | |
| KR950005474B1 (ko) | 저도핑 드레인구조를 가진 금속산화물 반도체 전계효과 트랜지스터(ldd mosfet) 제조방법 | |
| KR0170320B1 (ko) | 고내압 트랜지스터 및 그 제조방법 | |
| KR100304718B1 (ko) | 전력반도체장치및그제조방법 | |
| KR20000000936A (ko) | 반도체장치의 이중확산 모스 트랜지스터 및 그제조방법 | |
| KR950002204B1 (ko) | 보호회로의 다이오드 제조방법 | |
| JPH05211293A (ja) | 半導体集積回路装置の製造方法 | |
| KR100209738B1 (ko) | 반도체 소자의 구조 및 제조방법 | |
| KR20040086084A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100672737B1 (ko) | Ｅｓｄ용 반도체 소자 및 그 제조방법 | |
| CN117174710A (zh) | 具有不连续隔离阱的保护器件结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |