KR100219530B1 - 더미 패턴 배치 방법 및 형성방법 - Google Patents

더미 패턴 배치 방법 및 형성방법 Download PDF

Info

Publication number
KR100219530B1
KR100219530B1 KR1019970002878A KR19970002878A KR100219530B1 KR 100219530 B1 KR100219530 B1 KR 100219530B1 KR 1019970002878 A KR1019970002878 A KR 1019970002878A KR 19970002878 A KR19970002878 A KR 19970002878A KR 100219530 B1 KR100219530 B1 KR 100219530B1
Authority
KR
South Korea
Prior art keywords
dummy pattern
active region
region
interval
forming
Prior art date
Application number
KR1019970002878A
Other languages
English (en)
Other versions
KR19980067033A (ko
Inventor
박재관
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970002878A priority Critical patent/KR100219530B1/ko
Publication of KR19980067033A publication Critical patent/KR19980067033A/ko
Application granted granted Critical
Publication of KR100219530B1 publication Critical patent/KR100219530B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 개시된 더미 패턴 배치 방법 및 형성 방법은 더미 패턴이 없어도 디슁 현상이 발생하지 않을 정도의 좁은 폭을 갖는 트렌치형 소자 분리 영역에는 자동적으로 더미 패턴이 배치되지 않도록 하고, 기판에 주입된 불순물과 동일한 도전형의 불순물을 더미 패턴에 주입하여 불순물층을 형성함으로써 더미 패턴이 기판으로부터 전기적으로 플로팅되지 않도록 하는 것을 특징으로 한다. 본 발명에 의하면, 슬릿 형태의 더미 패턴이 형성되지 않도록 함으로써 더미 패턴의 붕괴에 따른 파티클의 발생을 방지할 수 있고, 더미 패턴이 플로팅(floating)되지 않도록 함으로써 노이즈(noise)의 발생을 감소시킬 수 있다.

Description

더미 패턴 배치 방법 및 형성 방법.
본 발명은 더미 패턴 배치 방법 및 형성 방법에 관한 것으로, 특히 소정의 임계 폭 이하로 이격된 활성 영역 사이에는 자동적으로 더미 패턴(dummy pattern)이 배치되지 않도록 하는 더미 패턴 배치 방법과, 더미 패턴이 플로팅(floating)되지 않도록 하여 노이즈(noise)를 감소시킬 수 있는 더미 패턴 형성 방법에 관한 것이다.
최근 반도체 장치의 고접적화에 따라 미세화 기술의 하나인 소자 분리에 관한 연구 개발이 활발히 진행되고 있다. 왜냐하면, 소자 분리 영역의 형성은 반도체 소자 제조 공정에 있어서 초기 단계의 공정으로서 활성 영역의 크기 및 후속 공정 단계에 있어서의 공정 마진을 좌우하기 때문이다.
이러한 반도체 장치의 소자간 분리 방법은 로커스(local oxidation of silicon, LOCOS) 소자 분리 방법과 트렌치(trench)형 소자 분리 방법으로 크게 나눌 수 있다. 로커스 소자 분리 방법은 선택적 산화를 이용하는 것으로서 공정이 단순하고 넓은 부위와 좁은 부위를 동시에 분리 할 수 있다는 장점이 있다. 그러나 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인 영역의 전용 면적을 감소시키는 문제를 갖고 있다. 뿐만 아니라, 필드 산화막 형성 시 산화막의 가장 자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써 실리콘 기판에 결정 결함이 발생하여 누설 전류가 증가 하게 되는 등 전기적 특성 향상 및 고집적화 추세에 난점을 갖고 있다.
따라서, 트렌치형 소자 분리 방법에 대한 요구가 늘어나고 있다. 그러나 이 방법 역시 넓은 폭을 갖는 트렌치 영역 내에 형성되는 소자 분리막에서 디슁 현상이 발생하는 문제점이 있다. 디슁 현상이 발생하면, 넓은 폭을 갖는 트렌치 영역 내의 소자 분리막이 좁은 폭을 갖는 트렌치 영역 내의 소자 분리막보다 얇게 형성되고 심한 경우에는 그 아래의 반도체 기판이 노출되어 소자 분리 특성이 저하된다. 또한, 이러한 디슁 현상에 의해 평탄화가 이루어지지 않으므로 후속 공정에서 단차 도포성(step coverage) 불량 및 사진 식각 공정의 마진 감소 등의 문제점이 발생한다.
상기의 디슁 현상을 방지하기 위한 방편으로 트렌치 영역 내에 더미 패턴을 형성하는 방법이 제시되었다. 그러나, 활성 영역으로부터 동일한 간격 만큼 이격되도록 트렌치 영역 내에 더미 패턴을 형성할 경우에는 작은 폭을 갖는 트렌치 영역 내에 형성된 더미 패턴은 그 폭이 매우 작게 된다. 이와 같이 작은 폭을 갖는 더미 패턴은 어스펙트 비(aspect ratio)가 클 경우에 쉽게 무너져서 파티클 소스로 작용하게 된다. 이를 방지하기 위하여 넓은 폭을 갖는 트렌치 영역과 좁은 폭을 갖는 트렌치 영역을 일일이 구분하여 더미 패턴을 형성할 수도 있으나 이는 생산 수율 측면에서 바람직하지 못하다.
또한, 전기적으로 플로팅(floating)된 더미 패턴은 노이즈의 발생 원인으로 작용하기 때문에 바람직하지 않다. 특히, 노이즈에 민감한 DRAM과 같은 소자에서 더미 패턴이 플로팅되는 것은 소자의 전기적 특성에 치명적인 영향을 준다. 따라서, 더미 패턴에 일정한 바이어스(bias)를 인가해 주거나 더미 패턴을 접지(ground)시켜야 한다. 그러나, 이는 추가적인 금속 배선 공정 및 비아 홀(via hole) 형성 공정을 필요로 하므로 설계를 더욱 복잡하게하여 현실적으로 적용하기가 어렵다.
도 1a 및 도 1b는 종래 기술에 의한 더미 패턴 배치 방법을 설명하기 위한 평면도들이다.
도 1a은 제1 활성 영역(20), 제2 활성 영역(30), 및 제3 활성 영역(40)을 배치하는 단계를 설명하기 위한 평면도이다. 구체적으로, 제1 활성 영역(20), 제2 활성 영역(30), 및 제3 활성 영역(40)은 트렌치형 소자 분리 영역(10)에 의해 한정된다. 여기서, 상기 제1 활성 영역(20)과 상기 제2 활성 영역(30)은 제1 간격(d1)만큼 서로 이격되고, 상기 제2 활성 영역(30)과 상기 제3 활성 영역(40)은 상기 제1 간격(d1)보다 큰 제2 간격(d2)만큼 서로 이격되도록 배치된다.
도 1b는 제1 더미 패턴(50) 및 제2 더미 패턴(60)을 배치하는 단계를 설명하기 위한 평면도이다. 구체적으로, 상기 각각의 활성 영역들(20, 30, 40)로부터 상기 제1 간격(d1)의 0.5 배보다는 작은 제3 간격(d3)만큼 이격되도록 상기 제1 활성 영역(20)과 상기 제2 활성 영역(30) 사이에 제1 더미 패턴(50)을, 상기 제2 활성 영역(30)과 상기 제3 활성 영역(40) 사이에는 제2 더미 패턴(60)을 각각 배치한다.
이 때, 상기 제1 간격(d1)이 상기 제2 간격(d2)보다는 작으므로 상기 제1 더미 패턴(50)의 폭은 상기 제2 더미 패턴(60)의 폭보다 작다. 따라서, 적절한 폭을 갖도록 상기 제2 더미 패턴(60)을 형성하더라도 상기 제1 더미 패턴(50)은 매우 작은 폭을 갖는 슬릿(slit) 형태를 갖게 된다.
상기 제1 활성 영역(20)과 상기 제2 활성 영역(30) 사이는 좁기 때문에 상기 제1 더미 패턴(50)을 배치하지 않더라도 상기 제1 활성 영역(20)과 상기 제2 활성 영역(30) 사이의 상기 트렌치형 소자 분리 영역(10)에서는 디슁(dishing) 현상이 발생하지 않음에도 불구하고, 상술한 바와 같이 일률적으로 상기 활성 영역(20, 30, 40)들로부터 동일한 거리만큼 서로 이격되도록 상기 제1 더미 패턴(50) 및 상기 제2 더미 패턴(60)을 배치하기 때문에 상기 제1 더미 패턴(50)과 같이 슬릿 형태의 더미 패턴이 형성되게 된다. 슬릿 형태의 상기 제1 더미 패턴(50)은 어스펙트 비(aspect ratio)가 클 경우에 쉽게 붕괴되어 파티클 소스로 작용하게 된다.
도 2 및 도 3은 종래 기술에 의한 더미 패턴 형성 방법을 설명하기 위한 도면들로서, 특히 상보형 모스 트랜지스터(CMOS)를 도시한 것이다.
도 2는 상보형 모스 트랜지스터(CMOS)의 평면도이고, 도 3은 도 2의 3-3'선에 따른 단면도이다. 먼저, P 형의 반도체 기판(11) 상에 제1 활성 영역(31), 제2 활성 영역(51), 제3 활성 영역(81), 및 제4 활성 영역(61)을 한정하는 트렌치형 소자 분리 영역(111)을 형성한다. 여기서, 상기 제2 활성 영역(51)과 상기 제3 활성 영역(81) 사이의 간격은 상기 제1 활성 영역(31)과 상기 제2 활성 영역(51) 사이의 간격 또는 상기 제3 활성 영역(81)과 상기 제4 활성 영역(61) 사이의 간격보다 좁고, 상기 트렌치형 소자 분리 영역(111)은 트렌치 내에 소자 분리막(101)이 채워진 부분과 더미 패턴(91)이 형성된 부분으로 구분된다.
상기 더미 패턴(91)은 상기 활성 영역(31, 51, 81, 61)들로 부터 각각 동일한 간격으로 떨어져 있다. 따라서, 도 1a 및 도 1b에서 설명한 바와 같이 상대적으로 좁은 간격을 갖는 상기 제2 활성 영역(51)과 상기 제3 활성 영역(81) 사이의 상기 트렌치형 소자 분리 영역(111)에 형성된 상기 더미 패턴(91)은 매우 얇은 폭을 갖게 되어 쉽게 부서지는 문제점을 갖고 있다.
다음에, 상기 반도체 기판(11)에 상기 제1 활성 영역(31) 및 제2 활성 영역(51)을 포함하는 N형의 웰(21)을 형성한다. 이어서, 상기 제1 활성 영역(31) 상에 통상의 방법으로 PNP 형의 제1 트랜지스터(45)를 형성한다. 상기 제1 트랜지스터(45)는 P+ 형의 제1 소오스/드레인 영역(33), 제1 게이트 절연막(43), 및 제1 게이트 전극(41)을 구비한다. 여기서, 첨자 + 는 첨자가 없는 경우에 비해 고농도의 불순물이 도핑되었음을 나타내는 부호이다.
상기 제1 소오스/드레인 영역(33)을 형성하기 위한 이온 주입 공정에서 상기 웰(21) 내에 위치하는 상기 더미 패턴(91)에 이온을 주입하여 P+ 형의 제1 불순물 영역(35)을 형성하는 동시에 상기 제3 활성 영역(81)에 이온을 주입하여 P+ 형의 제2 가드링 영역(83)을 형성한다.
계속해서, 상기 제4 활성 영역(61) 상에 통상의 방법으로 NPN 형의 제2 트랜지스터(75)를 형성한다. 상기 제2 트랜지스터(75)는 N+ 형의 제2 소오스/드레인 영역(63), 제2 게이트 절연막(73), 및 제2 게이트 전극(71)을 구비한다.
상기 제2 소오스/드레인 영역(63)을 형성하기 위한 이온 주입 공정에서 상기 웰(21)이 형성되지 않은 부분에 위치하는 상기 더미 패턴(91)에 이온을 주입하여 N+ 형의 제2 불순물 영역(65)을 형성하는 동시에 상기 제2 활성 영역(51)에 이온을 주입하여 N+ 형의 제1 가드링 영역(53)을 형성한다. 상기 제1 가드링 영역(53)과 상기 제2 가드링 영역(83)은 상기 상보형 모스 트랜지스터의 래치 업(latch up)을 방지하기 위한 것이다.
상술한 바와 같이 종래 기술에 의한 더미 패턴 형성 방법에 의하면, 상기 제1 불순물 영역(35)이 상기 웰(21)과 반대되는 도전형을 갖게 되고, 상기 제2 불순물 영역(65)도 상기 반도체 기판(11)과 반대되는 도전형을 갖게 된다. 따라서, 상기 제1 불순물 영역(35) 및 상기 제2 불순물 영역(65)이 전기적으로 플로팅되어 노이즈의 발생 원인으로 작용하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 소정의 임계 폭 이하로 이격된 활성 영역 사이의 트렌치형 소자 분리 영역에는 자동적으로 더미 패턴(dummy pattern)이 배치되지 않도록 하는 더미 패턴 배치 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 더미 패턴이 플로팅(floating)되지 않도록 하여 노이즈(noise)를 감소시킬 수 있는 더미 패턴 형성 방법을 제공하는 데 있다.
도 1a 및 도 1b는 종래 기술에 의한 더미 패턴 배치 방법을 설명하기 위한 평면도들이다.
도 2 및 도 3은 종래 기술에 의한 더미 패턴 형성 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 4c는 본 발명에 따른 더미 패턴 배치 방법을 설명하기 위한 평면도들이다.
도 5 및 도 6은 본 발명에 따른 더미 패턴 형성 방법을 설명하기 위한 도면들이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 더미 패턴 배치 방법은 트렌치형 소자 분리 영역에 의해 제1 활성 영역으로부터 제1 간격만큼 이격되도록 제2 활성 영역을 배치하고, 상기 제2 활성 영역으로부터 상기 제1 간격보다 더 큰 제2 간격만큼 이격되면서 그 사이에 상기 제1 활성 영역을 포함하지 않도록 제3 활성 영역을 배치하는 단계; 상기 제2 활성 영역과 상기 제3 활성 영역으로부터 상기 제1 간격의 0.5배 보다는 크거나 같고 상기 제2 간격의 0.5배 보다는 작은 제3 간격 만큼 각각 이격되도록 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 제1 더미 패턴을 배치하는 단계; 및 상기 제2 활성 영역과 상기 제3 활성 영역으로부터 상기 제2 간격의 0.5배 보다 작은 제4 간격만큼 각각 이격되도록 상기 제1 더미 패턴의 폭을 증가시킴으로써 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 제2 더미 패턴을 배치하는 단계를 포함하는 것을 특징으로 한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 더미 패턴 형성 방법은 활성 영역을 한정하기 위하여 제1 도전형을 갖는 반도체 기판 상에 더미 패턴을 갖는 트렌치형 소자 분리 영역을 형성하는 단계; 상기 반도체 기판 상에 제2 도전형의 웰을 형성하는 단계; 상기 웰이 형성된 부분의 활성 영역 상에 제1 도전형의 소오스/드레인 영역을 형성하는 동시에 상기 웰이 형성되지 않은 부분의 소자 분리 영역 내에 있는 더미 패턴에 제1 도전형의 불순물층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 더미 패턴 형성 방법은 상기 제1 도전형의 소오스/드레인 영역과 상기 제1 도전형의 불순물층을 형성하는 단계 이후에 상기 상기 웰이 형성되지 않은 부분의 활성 영역 상에 제2 도전형의 소오스/드레인 영역을 형성하는 동시에 상기 웰이 형성된 부분의 소자 분리 영역 내에 있는 더미 패턴에 제2 도전형의 불순물층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 더미 패턴 배치 방법 및 형성 방법에 의하면, 더미 패턴이 없어도 디슁 현상이 발생하지 않는 소정의 임계 폭 이하로 이격된 활성 영역 사이에는 자동적으로 더미 패턴(dummy pattern)이 배치되지 않도록 함으로써 슬릿 형태의 더미 패턴이 형성되는 것을 방지할 수 있고, 더미 패턴이 플로팅(floating)되지 않도록 함으로써 노이즈(noise)의 발생을 감소시킬 수 있다.
이하에서, 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명한다.
도 4a 내지 도 4c는 본 발명에 따른 더미 패턴 배치 방법을 설명하기 위한 평면도들이다.
도 4a은 제1 활성 영역(120), 제2 활성 영역(130), 및 제3 활성 영역(140)을 배치하는 단계를 설명하기 위한 평면도이다. 구체적으로, 제1 활성 영역(120), 제2 활성 영역(130), 및 제3 활성 영역(140)은 트렌치형 소자 분리 영역(110)에 의해 한정된다. 여기서, 상기 제1 활성 영역(120)과 상기 제2 활성 영역(130)은 제1 간격(L1)만큼 서로 이격되고, 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140)은 상기 제1 간격(L1)보다 큰 제2 간격(L2)만큼 서로 이격되도록 배치된다. 이 때, 상기 제1 활성 영역(120)은 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140) 사이에는 배치되지 않는다.
도 4b는 제1 더미 패턴(150)을 배치하는 단계를 설명하기 위한 평면도이다. 구체적으로, 상기 각각의 활성 영역들(120, 130, 140)로부터 상기 제1 간격(L1)의 0.5배보다는 크거나 같고 상기 제2 간격(L2)의 0.5배 보다는 작은 제3 간격(L3) 만큼 각각 이격되도록 상기 각각의 활성 영역들(120, 130, 140) 사이에 더미 패턴을 형성한다.
상기 제3 간격(L3)이 상기 제1 간격(L1)의 0.5배 보다 크거나 같기 때문에 자동적으로 상기 제1 활성 영역(120)과 상기 제2 활성 영역(130) 사이에는 상기 더미 패턴이 배치되지 않는다. 그러나, 상기 제3 간격(L3)이 상기 제2 간격(L2)의 0.5배 보다는 작기 때문에 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140) 사이에는 상기 더미 패턴이 배치된다. 이하에서 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140) 사이에 배치된 더미 패턴을 '제1 더미 패턴(150)' 이라 한다.
도 4c는 제2 더미 패턴(160)을 배치하는 단계를 설명하기 위한 평면도이다. 구체적으로, 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140)으로부터 상기 제2 간격의 0.5배 보다 작은 제4 간격 만큼 각각 이격되도록 상기 제1 더미 패턴(150)의 폭을 증가시킴으로써 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140) 사이에 제2 더미 패턴(160)을 배치한다. 이 때, 상기 제1 더미 패턴(150)이 배치되어 있지 않은 상기 제1 활성 영역(120)과 상기 제2 활성 영역(130) 사이에는 제 2 더미 패턴(160)이 배치되지 않는다.
따라서, 종래와 같이 상기 제1 활성 영역(120)과 상기 제2 활성 영역(130) 사이에 슬릿 형태의 더미 패턴을 형성시키지 않고도 상기 제2 활성 영역(130)과 상기 제3 활성 영역(140) 사이에 적당한 폭을 갖는 상기 제2 더미 패턴(160)을 배치시킬 수 있다.
도 5 및 도 6은 본 발명에 따른 더미 패턴 형성 방법을 설명하기 위한 도면들로서, 특히 상보형 모스 트랜지스터(CMOS)를 도시한 것이다.
도 5는 상보형 모스 트랜지스터(CMOS)의 평면도이고, 도 6은 도 5의 6-6'선에 따른 단면도이다. 먼저, P 형의 반도체 기판(111) 상에 제1 활성 영역(131), 제2 활성 영역(151), 제3 활성 영역(181), 및 제4 활성 영역(161)을 한정하는 트렌치형 소자 분리 영역(211)을 형성한다. 여기서, 상기 제2 활성 영역(151)과 상기 제3 활성 영역(181) 사이의 간격은 상기 제1 활성 영역(131)과 상기 제2 활성 영역(151) 사이의 간격 또는 상기 제3 활성 영역(181)과 상기 제4 활성 영역(161) 사이의 간격보다 좁고, 상기 소자 분리 영역(211)은 트렌치 내에 소자 분리막(201)이 채워진 부분과 더미 패턴(191)이 형성된 부분으로 구분된다.
상기 더미 패턴(191)이 파티클 소스로 작용하지 않도록 하기 위하여 도 4a 내지 도 4c에서 설명한 바와 같은 방법으로 상대적으로 좁은 간격을 갖는 상기 제2 활성 영역(151)과 상기 제3 활성 영역(181) 사이의 상기 트렌치형 소자 분리 영역(211)에는 상기 더미 패턴(191)이 형성되지 않도록 한다.
다음에, 상기 반도체 기판(111)에 상기 제1 활성 영역(131) 및 제2 활성 영역(151)을 포함하는 N형의 웰(121)을 형성한다. 이어서, 상기 제1 활성 영역(131) 상에 통상의 방법으로 PNP 형의 제1 트랜지스터(145)를 형성한다. 상기 제1 트랜지스터(145)는 P+ 형의 제1 소오스/드레인 영역(133), 제1 게이트 절연막(143), 및 제1 게이트 전극(141)을 구비한다. 여기서, 첨자 + 는 첨자가 없는 경우에 비해 고농도의 불순물이 도핑되었음을 나타내는 부호이다.
상기 제1 소오스/드레인 영역(133)을 형성하기 위한 이온 주입 공정에서 상기 웰(121)이 형성되지 않은 부분에 위치하는 상기 더미 패턴(191)에 이온을 주입하여 P+ 형의 제2 불순물 영역(165)을 형성하는 동시에 상기 제3 활성 영역(181)에 이온을 주입하여 P+ 형의 제2 가드링 영역(183)을 형성한다.
계속해서, 상기 제4 활성 영역(161) 상에 통상의 방법으로 NPN 형의 제2 트랜지스터(175)를 형성한다. 상기 제2 트랜지스터(175)는 N+ 형의 제2 소오스/드레인 영역(163), 제2 게이트 절연막(173), 및 제2 게이트 전극(171)을 구비한다.
상기 제2 소오스/드레인 영역(163)을 형성하기 위한 이온 주입 공정에서 상기 웰(21) 내의 상기 더미 패턴(191)에 이온을 주입하여 N+ 형의 제1 불순물 영역(165)을 형성하는 동시에 상기 제2 활성 영역(151)에 이온을 주입하여 N+ 형의 제1 가드링 영역(153)을 형성한다. 상기 제1 가드링 영역(153)과 상기 제2 가드링 영역(183)은 상기 상보형 모스 트랜지스터의 래치 업(latch up)을 방지하기 위한 것이다.
이와 같이 상기 제1 불순물 영역(135)이 상기 웰(121)과 동일한 도전형을 갖고, 또한 상기 제2 불순물 영역(165)이 상기 반도체 기판(111)과 동일한 도전형을 갖기 때문에 종래와 같이 상기 제1 불순물 영역(135) 및 상기 제2 불순물 영역(165)이 전기적으로 플로팅되지 않는다. 따라서, 상기 더미 패턴(191)이 노이즈의 발생 원인으로 작용하는 문제는 발생하지 않는다.
상술한 바와 같이 본 발명에 따른 더미 패턴 배치 방법 및 형성 방법에 의하면, 더미 패턴이 없어도 디슁 현상이 발생하지 않는 소정의 임계 폭 이하로 이격된 활성 영역 사이에는 자동적으로 더미 패턴(dummy pattern)이 배치되지 않도록 함으로써 슬릿 형태의 더미 패턴이 형성되는 것을 방지할 수 있고, 더미 패턴이 플로팅(floating)되지 않도록 함으로써 노이즈(noise)의 발생을 감소시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (3)

  1. 트렌치형 소자 분리 영역에 의해 제1 활성 영역으로부터 제1 간격만큼 이격되도록 제2 활성 영역을 배치하고, 상기 제2 활성 영역으로부터 상기 제1 간격보다 더 큰 제2 간격만큼 이격되면서 그 사이에 상기 제1 활성 영역을 포함하지 않도록 제3 활성 영역을 배치하는 단계;
    상기 제2 활성 영역과 상기 제3 활성 영역으로부터 상기 제1 간격의 0.5배 보다는 크거나 같고 상기 제2 간격의 0.5배 보다는 작은 제3 간격 만큼 각각 이격되도록 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 제1 더미 패턴을 배치하는 단계; 및
    상기 제2 활성 영역과 상기 제3 활성 영역으로부터 상기 제2 간격의 0.5배 보다 작은 제4 간격만큼 각각 이격되도록 상기 제1 더미 패턴의 폭을 증가시킴으로써 상기 제2 활성 영역과 상기 제3 활성 영역 사이에 제2 더미 패턴을 배치하는 단계를 포함하는 것을 특징으로 하는 더미 패턴 배치 방법.
  2. 활성 영역을 한정하기 위하여 제1 도전형을 갖는 반도체 기판 상에 더미 패턴을 갖는 트렌치형 소자 분리 영역을 형성하는 단계;
    상기 반도체 기판 상에 제2 도전형의 웰을 형성하는 단계;
    상기 웰이 형성된 부분의 활성 영역 상에 제1 도전형의 소오스/드레인 영역을 형성하는 동시에 상기 웰이 형성되지 않은 부분의 소자 분리 영역 내에 있는 더미 패턴에 제1 도전형의 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 더미 패턴 형성 방법.
  3. 제2 항에 있어서, 상기 제1 도전형의 소오스/드레인 영역과 상기 제1 도전형의 불순물층을 형성하는 단계 이후에 상기 상기 웰이 형성되지 않은 부분의 활성 영역 상에 제2 도전형의 소오스/드레인 영역을 형성하는 동시에 상기 웰이 형성된 부분의 소자 분리 영역 내에 있는 더미 패턴에 제2 도전형의 불순물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 더미 패턴 형성 방법.
KR1019970002878A 1997-01-30 1997-01-30 더미 패턴 배치 방법 및 형성방법 KR100219530B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970002878A KR100219530B1 (ko) 1997-01-30 1997-01-30 더미 패턴 배치 방법 및 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970002878A KR100219530B1 (ko) 1997-01-30 1997-01-30 더미 패턴 배치 방법 및 형성방법

Publications (2)

Publication Number Publication Date
KR19980067033A KR19980067033A (ko) 1998-10-15
KR100219530B1 true KR100219530B1 (ko) 1999-09-01

Family

ID=19496025

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970002878A KR100219530B1 (ko) 1997-01-30 1997-01-30 더미 패턴 배치 방법 및 형성방법

Country Status (1)

Country Link
KR (1) KR100219530B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001196372A (ja) * 2000-01-13 2001-07-19 Mitsubishi Electric Corp 半導体装置

Also Published As

Publication number Publication date
KR19980067033A (ko) 1998-10-15

Similar Documents

Publication Publication Date Title
US5945712A (en) Semiconductor device having a SOI structure with substrate bias formed through the insulator and in contact with one of the active diffusion layers
KR100213201B1 (ko) 씨모스 트랜지스터 및 그 제조방법
KR100231717B1 (ko) 반도체장치 및 그의 제조방법
KR100239402B1 (ko) 반도체 소자의 웰과 그 형성방법
US6031271A (en) High yield semiconductor device and method of fabricating the same
JP2000091443A (ja) 半導体装置およびその製造方法
KR100318458B1 (ko) 에스오아이소자의소자분리방법
EP0087472B1 (en) Process for making electrical contact to semiconductor substrate regions
KR100219530B1 (ko) 더미 패턴 배치 방법 및 형성방법
KR100331844B1 (ko) 씨모스소자
KR100232197B1 (ko) 반도체 소자의 제조 방법
US8294218B2 (en) Method of fabricating an integrated circuit with gate self-protection, and an integrated circuit with gate self-protection
KR100547400B1 (ko) 4개이상의트랜지스터를가진회로장치및그제조방법
US6472712B1 (en) Semiconductor device with reduced transistor leakage current
KR100273496B1 (ko) 반도체장치의 제조방법
KR100348317B1 (ko) 반도체 소자 및 그 제조방법
US6060372A (en) Method for making a semiconductor device with improved sidewall junction capacitance
KR0161893B1 (ko) 반도체 소자의 구조 및 제조방법
KR100305641B1 (ko) 에스오아이기판에형성되는반도체소자및그제조방법
KR0165381B1 (ko) 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법
JP2004006480A (ja) 電界効果トランジスタのゲート電極保護ダイオードの製造方法
KR20050108200A (ko) 바이폴라 정션 트랜지스터의 제조방법
JPH09260590A (ja) 半導体装置及び半導体装置の製造方法
KR100205611B1 (ko) 반도체 장치 및 그의 제조 방법
KR100239455B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070514

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee