KR100356827B1 - 반도체장치의 웰 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체장치의 웰(well) 형성방법에 관한 것으로서, 특히, 디램 메모리부와 로직부(ASIC logic part)를 하나의 p형 기판에 구현시 n웰과 p웰을 교대로 형성하고 동시에 p웰간의 격리를 위하여 n웰을 사용하며 메모리부 또는 로직부의 소자형성 영역하부에 별도의 n형웰을 깊게 형성하므로서 대기전류 및 로직부의 고전류에 의한 VBB상승에 기인한 유사래치업현상과 및 고주파로 동작하는 로직부의 디램부로의 전하주입에 의한 데이터교란 등을 방지하도록 한 반도체장치의 삼중웰(triple well) 및 그 형성방법에 관한 것이다. 본 발명에 따른 반도체장치는 필드영역과 활성영역이 필드절연막으로 격리되고 제 1 영역과 제 2 영역이 정의된 제 1 도전형 반도체기판과, 활성영역에 접합을 이루며 형성된 한 쌍의 제 1 도전형 웰 및 제 2 도전형 웰과, 제 1 도전형 웰과 이웃한 제 1 도전형 웰 사이에 위치한 격리용 제 2 도전형 웰과, 제 1 영역의 격리용 제 1 도전형 웰과 제 1 도전형 웰 및 제 2 도전형 웰 하부에서 제 1 도전형 웰과 제 2 도전형 웰을 감싸는 형태로 기판의 소정 깊이에 형성된 제 2 도전형 리트로그레이드 웰을 포함하여 이루어진다.

Description

반도체장치의 웰 및 그 형성방법{Semiconductor device well and method of forming the same}
본 발명은 반도체장치의 웰(well) 형성방법에 관한 것으로서, 특히, 디램 메모리부와 로직부(ASIC logic part)를 하나의 p형 기판에 구현시 n웰과 p웰을 교대로 형성하고 동시에 p웰간의 격리를 위하여 n웰을 사용하며 메모리부 또는 로직부의 소자형성 영역하부에 별도의 n형웰을 깊게 형성하므로서 대기전류 및 로직부의 고전류에 의한 VBB상승에 기인한 유사래치업현상과 및 고주파로 동작하는 로직부의 디램부로의 전하주입에 의한 데이터교란 등을 방지하도록 한 반도체장치의 삼중웰(triple well) 및 그 형성방법에 관한 것이다.
일반적으로 고전압 제품의 경우에 제품의 입출력회로는 고전압소자로 하고 내부의 논리회로는 저전압소자로 하게 된다. 대부분의 경우 고전압과 저전압소자는 중요한자체소자의 특성으로서 항복전압(breakdown voltage)과 소자의 문턱전압(threshold voltage)을 설정하여야 한다. 문턱전압을 조절하기 위한 이온주입을 각각의 소자가 형성될 부위에 별도로 실시하여야 하므로 독립적인 포토 마스크가 반드시 필요하게 된다. 일반적인 회로의 경우 소자는 CMOS 구조로 되어 있으므로 n 채널과 p 채널이 필요로 하게 되고 각각의 문턱전압을 위해서는 총 네개의 사진공정과 포토 마스크가 필요로 하게 된다.
디지탈 블록과 아닐로그 블록이 혼재되어 사용되는 혼합모드 기술(mixed mode technology)에서, p형 반도체기판 위에 디램등의 메모리소자가 형성되는 디지탈부와 아식(ASIC) 등의 로직부인 아닐로그부가 형성된다. 따라서, 디지탈부와 아날로그부는 동일한 p형 기판 콘택을 갖게 된다. 예를 들면, 디지탈부의 인버터의 그라운드는 아날로그부의 p웰과 등전위를 갖는다. 즉, 인버터에서 그라운드로 씽크(sink)되는 노이즈가 아날로그부의 그라운드 전압에 영향을 미치게 된다. 이러한 현상을 크로스-토크(cross-talk)라 한다. 크로스-토크 현상 때문에, 아날로그부의 노이즈는 신호 대 노이즈비(signal to noise ratio, 이하 'SN비'라 칭함)를 감소시켜 소자의 성능 저하를 초래한다.
즉, 0.4㎛급의 EDL(embedded DRAM on logic)구현을 위하여 16M 디램과 0.5㎛급 ASIC을 하나의 칩에 구현시 트윈 웰(twin well) 구조를 사용하고 있으므로, 전기한 문제점들을 해결하기 위한 새로운 구조 및 방법이 요구된다.
도 1a 내지 1c는 종래 기술에 따른 반도체장치의 웰 형성공정 단면도이다.
도 1a를 참조하면, 로직부(L1)와 메모리부(D1)가 정의된 반도체기판(10)인 p형 실리콘기판(10) 표면에 패드산화막(11)을 열산화(thermal oxidation)로 형성한 다음, 패드산화막(11) 상에 이온주입마스크로 사용될 소정 두께의 질화막을 화학기상증착으로 형성한 다음 포토리쏘그래피(photolithography)로 감광막패턴(13)을 형성한 후 패터닝하여 질화막패턴(12)을 형성한다. 따라서, 패드산화막(11)의 소정부위가 노출된다.
감광막패턴(13) 또는 질화막패턴(12)을 이온주입 마스크로 이용하는 이온주입을 P 또는 As 등의 n형 불순물이온을 사용하여 기판(10)에 실시한다. 따라서, 노출된 패드산화막(11) 하부의 기판(10) 부위에 n형 불순물이온 매몰층(14)이 형성된다.
도 1b를 참조하면, 감광막패턴을 산소애슁(O2ashing) 등으로 제거한 후, 기판(10)에 열산화를 실시하여 소자격리용 필드산화막(15)을 형성한다. 이때, 필드산화막(15)을 형성하기 위한 열공정에서 불순물 이온들이 확산되어 n형 웰(140)이 필드산화막(15) 하부에 형성될 수 있다.
그리고, 잔류한 질화막패턴과 패드산화막을 습식식각으로 제거한다.
그리고, 필드산화막(15)을 이온주입 마스크로 이용하는 붕소 등의 p형 불순물 이온주입을 기판(10)의 노출된 부위에 실시하여 p형 이온매몰층(16)을 형성한다.
도 1c를 참조하면, 기판에 드라이브-인(drive-in) 등의 열공정을 실시하여 이온주입된 불순물 이온들이 충분히 확산되도록 하여 p형 웰(160)과 n형 웰(140)을 완성한다.
이후, 도시되지는 않았지만, 각각의 웰에는 적당한 도전형의 모스 트랜지스터 등의 소자가 형성된다.
그러나, 상술한 바와 같이 종래 기술에 따라 형성된 각각의 웰에 소자제조가 완료되면, 동작대기(stan-by)시 로직부의 플로팅 게이트에 의한 대기전류가 크고, 로직부의 고전류에 의한 VBB전압상승에 기인한 유사래치업 현상 유발가능성이 크며, 고주파로 동작하는 로직부의 전하 주입에 의한 디램 셀 데이터 교란에 의한 오류발생 등의 문제점이 있다.
따라서, 본 발명의 목적은 디램 메모리부와 로직부(ASIC logic part)를 하나의 p형 기판에 구현시 n웰과 p웰을 교대로 형성하고 동시에 p웰간의 격리를 위하여 n웰을 사용하며 메모리부 또는 로직부의 소자형성 영역하부에 별도의 n형웰을 깊게 형성하므로서 대기전류 및 로직부의 고전류에 의한 VBB상승에 기인한 유사래치업현상과 및 고주파로 동작하는 로직부의 디램부로의 전하주입에 의한 데이터교란 등을 방지하도록 한 반도체장치의 삼중웰(triple well) 및 그 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 필드영역과 활성영역이 필드절연막으로 격리되고 제 1 영역과 제 2 영역이 정의된 제 1 도전형 반도체기판과, 활성영역에 접합을 이루며 형성된 한쌍의 제 1 도전형 웰 및 제 2 도전형 웰과, 제 1 도전형 웰과 이웃한 제 1 도전형 웰 사이에 위치한 격리용 제 2 도전형 웰과, 제 1 영역의 격리용 제 2 도전형 웰과 제 1 도전형 웰 및 제 2 도전형 웰 하부에서 격리용 제 2도전형 웰 및 제 2도전형 웰의 일부와 제 1도전형 웰을 감싸는 형태로서 기판의 소정 깊이에 형성된 제 2 도전형 리트로그레이드 웰을 포함하여 이루어진다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1영역과 제 2영역이 정의되고 제 1영역과 제 2영역에 소자 활성영역과 격리영역이 각각 정의된 제 1도전형 기판의 활성영역의 소정부위에 제 2도전형 불순물 이온매몰층을 형성하는 단계와, 제 1영역의 활성영역에 형성된 제 2도전형 불순물 이온매몰층과 접하는 제 1도전형 불순물 이온매몰층을 형성하는 단계와, 제 1영역의 제 2도전형 불순물 이온매몰층과 제 1도전형 불순물 이온매몰층 하부의 기판에 격리용 제 2도전형 불순물 이온매몰층을 형성하는 단계와, 제 2영역의 활성영역에 형성된 제 2도전형 불순물 이온매몰층과 접하는 제 1도전형 불순물 이온매몰층을 형성하는 단계와, 제 2도전형 불순물 이온매몰층과 제 1도전형 이온매몰층 및 격리용 제 2도전형 불순물 이온매몰층의 불순물들을 확산시키어 제 2도전형 웰과 제 1도전형 웰 및 격리용 제 2도전형 웰을 각각 형성하는 단계와, 격리용 제 2 도전형 웰과 상기 제 1 도전형 웰 및 제 2 도전형 웰 하부에 격리용 제 2도전형 웰 및 제 2도전형 웰의 일부와 제 1도전형 웰을 감싸는 형태로서 기판의 소정 깊이에 형성된 제 2 도전형 리트로그레이드 웰을 형성하는 단계를 포함한 것을 포함하여 이루어진다.
도 1a 내지 1c는 종래 기술에 따른 반도체장치의 웰 형성공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 웰 형성공정 단면도
도 3은 본 발명에 따라 제조된 반도체장치의 웰 단면도
본 발명은 로직부 전체를 n형 쉴드(shield) 즉, 기판 깊게 형성된 n형 웰에 형성하도록 전체적으로 삼중 웰(triple well) 구조를 형성한다.
따라서, 깊게 형성된 n웰에 위치하는 p웰과 p형 기판간의 펀치-스루(punch through) 현상을 방지할 수 있도록 깊게 형성된 n웰의 도핑농도를 9.0E15-1.0E16 정도로 하고, p웰과 p형 기판 사이에 위치하는 깊은 n형 웰의 졍션깊이를 3㎛ 정도로 맞추기 위하여 깊은 n형 웰형성용 이온주입은 2MeV에 달하는 에너지와 1.5E13 정도의 도우즈량으로 실시한다.
즉, 디램부가 형성되는 메모리셀부는 트윈웰 구조를 채택하고 로직부는 트리플웰 구조로 형성한다. 로직부의 트리플웰 구조에 있어서, 종래 트윈웰 구조의 p웰의 p+졍션에 Vss를 인가하고 n웰의 n+졍션에 Vcc를 인가한다. 이와 같은 트윈웰 지역을 깊은 n웰로 감싸주는 구조를 갖도록 형성한다. 특히, 본 발명에서는 p웰과 p웰의 격리를 위하여 격리용 n웰을 별도로 형성한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 웰 형성공정 단면도이다.
도 2a를 참조하면, 로직부(L2)와 메모리셀부(D2)가 정의된 반도체기판(20)인 p형 실리콘기판(20) 표면에 패드산화막(21)을 열산화(thermal oxidation)로 형성한 다음, 패드산화막(21) 상에 이온주입마스크로 사용될 소정 두께의 질화막을 화학기상증착(chemical vapor deposition)으로 형성한 다음 포토리쏘그래피(photolithography)로 감광막패턴(23)을 형성한 후 패터닝하여 질화막패턴(22)을 형성한다. 이때, 패드산화막(21)은 400±30Å의 두께로 형성하고 질화막은 400±30Å의 두께로 형성하며, 질화막패턴(22)은 로직부(L2)와 메모리셀부(D2)의 n웰이 형성영역에 대응하는 패드산화막(21) 표면을 노출시킨다.
따라서, 패드산화막(21)의 소정부위가 노출된다. 이때, 실리콘기판(20)은 그 결정방향이 <100>을 갖고 기판저항은 9∼12Ω-㎝을 갖는 웨이퍼를 사용한다.
감광막패턴(23) 또는 질화막패턴(22)을 이온주입 마스크로 이용하는 이온주입을 P 또는 As 등의 n형 불순물이온을 사용하여 기판(20)에 실시한다. 따라서, 로직부(L2)와 메모리셀부(D2)의 노출된 패드산화막(21) 하부의 기판(20) 부위에 n형 불순물이온 매몰층(24)이 형성된다.
도 2b를 참조하면, 감광막패턴을 산소애슁(O2ashing) 등으로 제거한 후, 기판(20)에 열산화를 실시하여 LOCOS(local oxidation of silicon)형 산화막(25)을 기판의 n웰 형성영역에 형성한다. 따라서, 기판의 나머지 부위가 p웰영역이 된다. 이때, 산화막(25)을 형성하기 위한 열공정에서 불순물 이온들이 확산될 수 있다.
그리고, 잔류한 질화막패턴을 습식식각으로 제거한다.
그 다음, 산화막(25)과 잔류한 패드산화막(21)을 포함하는 기판상에 포토레지스트를 도포한 후 메모리셀부(D2)를 차광시키는 노광마스크를 사용하여 로직부(L2)를 노광시킨 후 현상하여 로직부(L2)의 산화막(25)과 패드산화막(21)을 노출시키는 포토레지스트패턴(200)을 형성한다. 이때, 로직부(L2)와 메모리셀부(D2)의 경계상에위치하는 로직부(L2)의 산화막(25) 일부를 덮도록 연장된 포토레지스트패턴(200)을 형성하며, 그 두께는 40000±400Å으로 형성한다.
그리고, 형성된 포토레지스트패턴(200)을 이온주입 마스크로 이용하는 P 또는 As 이온을 사용하여 n형 불순물 이온주입을 로직부(L2)에 실시하여 깊은 n형 불순물 이온매몰층(26)을 형성한다. 이때, 이온주입의 도판트들의 농도 프로파일의 최대점이 이미 형성된 n형 불순물 이온매몰층(24) 보다 깊은 곳에 위치하도록 이온주입 에너지와 도우즈를 결정한다. 본 실시예에서는 31P+를 사용하여 2MeV의 에너지와 1.5E13.0의 도우즈로 실시한다.
계속하여, 포토레지스트패턴(200)과 로직부(L2)의 산화막(25)을 이온주입 마스크로 이용한 이온주입을 p형 불순물 이온을 사용하여 실시하여 로직부(L2)의 p형 불순물 이온매몰층(27)을 형성한다. 이때, 이온주입은 B, BF2 +등의 불순물을 도판트로 사용하며, 본 실시예에서는 49BF2+를 사용하고 60KeV의 이온주입 에너지와 1.7E13.0의 도우즈로 실시한다.
도 2c를 참조하면, 포토레지스트패턴을 제거한 후, 로직부(L2)와 메모리셀부(D2)의 노출된 기판상에 p형 불순물 이온을 사용하는 이온주입을 실시하여 로직부(L2)의 p웰 형성지역에 해당하는 p형 불순물 이온매몰층(27)지역에도 중첩 도핑시키는 동시에 메모리셀부(D2)의 p웰 형성영역에 p형 불순물 이온매몰층(28)을 형성한다. 이때, 로직부(L2)와 메모리셀부(D2)에 위치하는 산화막(25)이 이온주입 마스크 역할을 하여 이미 형성된 n형 불순물 이온매몰층(24)에 p형 불순물이 도핑되는 것을방지하며, 이온주입조건은 49BF2 +를 사용하여 60KeV의 이온주입 에너지와 8.0E12.0의 도우즈로 한다. 따라서, 로직부(L2)와 메모리셀부(D2)에 p형 불순물 이온매몰층들(27,28)이 각각 형성되었다.
도 2d를 참조하면, n형 웰 형성용 불순물 이온매몰층과 p형 불순물 이온매몰층 그리고 깊은 n형 불순물 이온매몰층이 형성된 기판에 드라이브-인(drive-in) 등의 열공정을 실시하여 이온주입된 불순물 이온들이 충분히 확산되도록 하여 p형 웰(270,280)과 n형 웰(240)을 로직부(L2)와 메모리셀부(D2)에 공통으로 형성하는 동시에, 로직부(L2)에서 서로 인접하여 접합을 이루는 한쌍의 n형 웰(240) 및 p형 웰(270)을 하부에서 감싸는 형태의 깊은 n형 웰(260)을 형성한다.
이후, 도시되지는 않았지만, 산화막(240)을 제거한 후, 소자격리공정과 소자제조공정을 실시하여 아날로그부인 로직회로와 디지털부인 디램소자 등의 메모리셀을 완성한다.
상기한 본 발명의 실시예에서는 p형 기판에 로직부를 깊은 n형 웰로 감싸는 구조를 형성하였으나, 또 다른 본 발명의 실시예로 메모리셀부의 한쌍의 n형 및 p형 웰을 하부에서 감싸는 깊은 n웰이 형성된 구조를 구현할 수 있다.
도 3은 본 발명에 따라 제조된 반도체장치의 웰 단면도로서, 특히, 로직부의 한 쌍의 n웰 및 p웰을 감싸는 깊은 n웰이 도시되어 있다. 또한, 도면의 부호들은 도 2a 내지 도 2d에서와 동일한 부호를 사용한다.
도 3을 참조하면, p형 실리콘기판(20)의 로직부에 해당하는 기판 표면으로부터 얕은 깊이에 p형 웰(270)과 n형 웰(240)이 접합을 이루고 있다.
p형 웰(270)은 이웃한 p형 웰과의 사이에 격리용 n형 웰(240')에 의하여 서로 격리되어 있다. 그러나, 접합을 이루는 n형 웰(240)은 이웃한 p형 웰(270)과 별도의 격리영역 없이 접합을 이루고 있다.
격리용 n형 웰(240')일부/p형 웰(270)/n형 웰(240)일부는 n형 불순물 이온으로 도핑되어 이러한 접합들의 하부를 감싸는 형태의 깊은 n형 웰(260)이 기판의 소정부위에 형성되어 있다.
따라서, 본 발명에서는 로직부를 p형 웰(270)/n형 웰(240)/깊은 n형 웰(260)로 이루어진 삼중웰(triple well) 구조로 형성하고, 메모리셀부는 종래의 트윈웰(twin well) 구조로 형성된다.
로직부의 삼중웰구조에서, p형 웰의 p+ 영역에 Vss를 인가하고 n형 웰의 n+영역에 Vcc를 인가하게 된다. 이러한, 트윈웰영역을 깊은 n형 웰로 감싸는 형태에 본 발명의 특징이 있다.
또 다른 본 발명의 실시예는, 도시되지 않았지만, 로직부 대신 메모리셀부의 한 쌍의 n형 웰 및 p형 웰을 깊은 n형 웰로 감싸는 구조를 형성할 수 있다.
본 발명은 디지탈부와 아날로그부가 같이 형성된 소자와 그 형성방법에 관한 것이다. 이러한 소자들이 형성하는 회로의 동작은 다음과 같다.
따라서, 본 발명은 동작대기(stan-by)시 로직부의 플로팅 게이트에 의한 대기전류를 감소시키고, 로직부의 고전류에 의한 VBB전압상승에 기인한 유사래치업 현상 유발가능성을 줄이며, 고주파로 동작하는 로직부의 전하 주입에 의한 디램 셀 데이터 교란을 방지하는 등의 장점이 있다.

Claims (10)

  1. 필드영역과 활성영역이 필드절연막으로 격리되고 제 1 영역과 제 2 영역이 정의된 제 1 도전형 반도체기판과,
    상기 활성영역에 접합을 이루며 형성된 한쌍의 제 1 도전형 웰 및 제 2 도전형 웰과,
    상기 제 1 도전형 웰과 이웃한 제 1 도전형 웰 사이에 위치한 격리용 제 2 도전형 웰과,
    상기 제 1 영역의 상기 격리용 제 2 도전형 웰과 상기 제 1 도전형 웰 및 상기 제 2 도전형 웰 하부에서 격리용 제 2도전형 웰 및 제 2도전형 웰의 일부와 상기 제 1도전형 웰을 감싸는 형태로서 기판의 소정 깊이에 형성된 제 2 도전형 리트로그레이드 웰로 이루어진 반도체장치의 웰.
  2. 청구항 1에 있어서, 상기 제 1 도전형은 p형이고 상기 제 2 도전형은 n형인 것이 특징인 반도체장치의 웰.
  3. 청구항 1에 있어서, 상기 제 1 영역과 제 2 영역은 각각 로직부와 메모리셀부인 것이 특징인 반도체장치의 웰.
  4. 청구항 1에 있어서, 상기 제 1 영역과 제 2 영역은 각각 메모리셀부와 로직부인 것이 특징인 반도체장치의 웰.
  5. 제 1 영역과 제 2 영역이 정의되고 상기 제 1 영역과 상기 제 2 영역에 소자 활성영역과 격리영역이 각각 정의된 제 1 도전형 반도체기판의 상기 활성영역의 소정 부위에 제 2 도전형 불순물 이온매몰층을 형성하는 단계와,
    상기 제 1 영역의 상기 활성영역에 형성된 상기 제 2 도전형 불순물 이온매몰층과 접하는 제 1 도전형 불순물 이온매몰층을 형성하는 단계와,
    상기 제 1 영역의 상기 제 2 도전형 불순물 이온매몰층과 제 1 도전형 불순물 이온매몰층 하부의 상기 반도체기판에 격리용 제 2 도전형 불순물 이온매몰층을 형성하는 단계와,
    상기 제 2 영역의 상기 활성영역에 형성된 상기 제 2 도전형 불순물 이온매몰층과 접하는 제 1 도전형 불순물 이온매몰층을 형성하는 단계와,
    상기 제 2 도전형 불순물 이온매몰층과 상기 제 1 도전형 이온매몰층 및 격리용 제 2 도전형 불순물 이온매몰층의 상기 불순물들을 확산시켜 제 2 도전형 웰과 제 1 도전형 웰 및 격리용 제 2 도전형 웰을 각각 형성하는 단계와,
    상기 격리용 제 2 도전형 웰과 상기 제 1 도전형 웰 및 상기 제 2 도전형 웰 하부에 상기 격리용 제 2도전형 웰 및 제 2도전형 웰의 일부와 상기 제 1도전형 웰을 감싸는 형태로서 기판의 소정 깊이에 형성된 제 2 도전형 리트로그레이드 웰을 형성하는 단계를 포함한 것을 특징으로 하는 반도체장치의 웰 형성방법.
  6. 청구항 5에 있어서, 상기 제 1 영역은 로직부이고 상기 제 2 영역은 메모리셀부인 것이 특징인 반도체장치의 웰 형성방법.
  7. 청구항 5에 있어서, 상기 제 1 영역은 메모리셀부이고 상기 제 2 영역은 로직부인 것이 특징인 반도체장치의 웰 형성방법.
  8. 청구항 5에 있어서, 상기 제 1 영역의 상기 활성영역에 형성된 상기 제 2 도전형 불순물 이온매몰층과 접하는 제 1 도전형 불순물 이온매몰층을 형성하는 단계와 상기 제 1 영역의 상기 제 2 도전형 불순물 이온매몰층과 제 1 도전형 불순물 이온매몰층 하부의 상기 반도체기판에 격리용 제 2 도전형 불순물 이온매몰층을 형성하는 단계는,
    상기 제 2 도전형 불순물 이온매몰층이 형성되지 않은 상기 반도체기판 표면에 실리콘국부산화법으로 산화막을 형성하는 단계와,
    상기 제 2 영역을 덮는 이온주입마스크층을 형성하는 단계와,
    상기 산화막과 상기 이온주입마스크층을 이온주입마스크로 이용하여 상기 산화막이 형성되지 않은 상기 활성영역에 상기 제 1 도전형 불순물 이온매몰층을 형성하는 단계와,
    상기 산화막과 상기 이온주입마스크층을 이온주입마스크로 다시 이용하여 상기 격리용 제 2 도전형 불순물 이온매몰층을 형성하는 단계와,
    상기 이온주입마스크층을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 웰 형성방법.
  9. 청구항 5에 있어서, 상기 제 2 영역의 상기 제 1 도전형 불순물 이온매몰층은 노출된 상기 기판의 전면에 상기 제 1 도전형 불순물로 이온주입을 실시하여 형성하는 것이 특징인 반도체장치의 웰 형성방법.
  10. 청구항 5에 있어서, 상기 웰 형성방법은 상기 제 1 영역의 상기 제 1 도전형 불순물 이온매몰층과 이웃하는 제 1 도전형 불순물 이온매몰층 사이에 격리용 제 2 도전형 불순물 이온매몰층을 추가로 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 웰 형성방법.
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