KR100311215B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

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Abstract

본 발명은 리세스 PBL 공정을 이용하여 펀치스루 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명은 FCMOS SRAM 셀을 제조하는 방법에 있어서, 반도체 기판상에 패드산화막, 폴리버퍼층 및 질화막을 형성하는 공정과; 상기 질화막상에 제1감광막을 형성하는 공정과; 상기 제1감광막을 마스크로 하여 패드산화막, 폴리버퍼층 및 질화막을 형성하여 필드 산화막이 형성될 기판을 노출시키는 공정과; 상기 제1감광막을 제거하고 제2감광막을 형성하는 공정과; 상기 제2감광막을 마스크로 하여 상기 기판을 식각하여 리세스를 형성하는 공정과; 제2감광막을 제거하는 공정과; 로코스 공정을 진행하여 노출된 기판에 필드산화막을 형성하는 공정과; 기판내에 P웰과 N웰을 형성하는 공정과; 상기 P웰이 형성된 기판상에 NMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하고 N웰이 형성된 기판상에 PMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하는 공정을 포함한다.

Description

반도체 장치의 제조방법{method of fabricating semiconductor device}
본 발명은 FCMOS(Full CMOS) SRAM 소자에 관한 것으로서, 보다 구체적으로는 리세스 PBL(poly buffered LOCOS)공정을 이용하여 펀치스루특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, FCMOS SRAM 셀은 4개의 NMOS 트랜지스터와 2개의 PMOS 트랜지스터의 6개의 모스 트랜지스터로 구성되며, 하나의 셀내에 N형 웰과 P형 웰이 존재하기 때문에 웰의 디자인 룰이 셀사이즈를 결정하는 중요한 요소로 작용한다.
도 1c는 종래의 FCMOS SRAM 셀에 있어서, 웰의 단면도를 도시한 것이고, 도 1a는 P형 웰(11)과 PMOS 트랜지스터의 소오스/드레인영역을 위한 P+불순물 영역(14)간의 간격(spacing) (d1)에 대한 펀치스루전압과의 관계를 도시한 것이며, 도 1b는 N형 웰(12)과 NMOS 트랜지스터의 소오스/드레인영역을 위한 N+불순물 영역(13)간의 간격(spacing) (d2)에 대한 펀치스루전압과의 관계를 도시한 것이며 것이다.
도 1a와 도 1b를 참조하면, N형 웰(12)과 NMOS 트랜지스터의 소오스/드레인영역을 위한 N+불순물 영역(13)간의 간격(d2)과 P형 웰(11)과 PMOS 트랜지스터의 소오스/드레인영역을 위한 P+불순물 영역(14)간의 간격(d1)에 대한 펀치스루특성은 웰영역의 디자인 룰에 지배적임을 알 수 있다.
도 2a 내지 도 2c 는 일반적인 PBL(poly buffered LOCOS)공정을 이용한 FCMOS SRAM 셀의 제조공정도를 도시한 것이다.
도 2a를 참조하면, P형 기판(21)상에 패드산화막(22), 폴리버퍼층(23) 및 질화막(24)을 형성한 다음, 감광막(25)을 이용한 사진식각공정을 통해 필드산화막이 형성될 부분의 기판을 노출시킨다.
도 2b를 참조하면, 일반적인 PBL 공정을 이용하여 상기 노출된 기판에 필드 산화막(26)을 형성한 다음 상기 패드 산화막(22), 폴리 버퍼층(23) 및 질화막(24)을 제거한다.
도 2C를 참조하면, 통상적인 웰형성공정을 진행하여 P웰(27)과 N웰(28)을 형성하고, 각 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트(도면상에는 도시되지 않음)를 형성한 다음 각 NMOS 트랜지스터와 PMOS 트랜지스터의 소오스/드레인 영역을 위한 고농도 N+불순물영역(29)과 P+불순물영역(30)을 형성한다.
상기한 바와같은 방법으로 제작된 종래의 FCMOS SRAM 셀은 웰영역의 디자인룰이 감소함에 따라 N형 웰(28)과 NMOS 트랜지스터의 소오스/드레인영역을 위한 N+불순물 영역(29)간의 간격(d2)과 P형 웰(27)과 PMOS 트랜지스터의 소오스/드레인영역을 위한 P+불순물 영역(30)간의 간격(d1)이 작아지게 되고, 이에 따라 펀치스루 특성이 저하되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 리세스 PBL 아이솔레이션 기술을 이용하여 웰영역과 고농도 불순물 영역간의 거리를 증가시켜 줌으로써 FCMOS SRAM 셀에서의 펀치스루 특성을 향상시키는 데 그 목적이 있다.
도 1a와 도 1b는 웰영역과 고농도 불순물 영역간의 거리에 따른 펀치스루 특성을 도시한 도면,
도1c은 종래의 FCMOS SRAM 셀의 단면도,
도2a 내지 도 2c 는 종래의 PBL 공정을 이용한 FCMOS SRAM 셀의 제조공정도,
도3a 내지 도 3d는 본 발명의 일실시예에 따른 리세트 PBL 공정을 이용한 FCMOS SRAM 셀의 제조공정도,
도4a 내지 도 4d는 본 발명의 다른 실시예에 따른 리세트 PBL 공정을 이용한 FCMOS SRAM 셀의 제조공정도,
도 5는 종래의 PBL 공정을 이용한 FCMOS SRAM 셀의 시뮬레이션 결과를 도시한 도면,
도 6은 본 발명의 리세스 PBL 공정을 이용한 FCMOS SRAM 셀의 시뮬레이션 결과를 도시한 도면,
(도면의 주요 부분에 대한 부호의 설명)
40, 51 : 반도체 기판 41, 52 : 패드 산화막
42, 53 : 폴리 버퍼층 43, 54 : 질화막
44, 55 : 제1감광막 45, 56 : 제2감광막
46, 57 : 필드 산화막 47, 58 : P웰
48, 59 : N웰 49, 60 : 고농도 N형 불순물 영역
50, 61 : 고농도 P형 불순물 영역
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 FCMOS SRAM 셀을 제조하는 방법에 있어서, 반도체 기판상에 패드산화막, 폴리버퍼층 및 질화막을 형성하는 공정과; 상기 질화막상에 제1감광막을 형성하는 공정과; 상기 제1감광막을 마스크로 하여 패드산화막, 폴리버퍼층 및 질화막을 형성하여 필드 산화막이 형성될 기판을 노출시키는 공정과; 상기 제1감광막을 제거하고 제2감광막을 형성하는 공정과; 상기 제2감광막을 마스크로 하여 상기 기판을 식각하여 리세스를 형성하는 공정과; 제2감광막을 제거하는 공정과; 로코스 공정을 진행하여 노출된 기판에 필드산화막을 형성하는 공정과; 기판내에 P웰과 N웰을 형성하는 공정과; 상기 P웰이 형성된 기판상에 NMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하고 N웰이 형성된 기판상에 PMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
상기 제1감광막은 리세스 로코스공정을 위한 마스크로 작용하고, 상기 제2감광막은 리세스 형성을 위한 마스크로 작용하는 것을 특징으로 한다.
또한 본 발명은 FCMOS SRAM 셀을 제조하는 방법에 있어서, 반도체 기판상에 패드산화막, 폴리버퍼층 및 질화막을 형성하는 공정과; 상기 질화막상에 제1감광막을 형성하는 공정과; 상기 제1감광막을 마스크로 하여 패드산화막, 폴리버퍼층 및 질화막을 형성하여 리세스가 형성될 기판을 노출시키는 공정과; 상기 제1감광막을 마스크로 하여 기판을 식각하여 리세스를 형성하는 공정과; 상기 제1감광막을 제거하고 제2감광막을 형성하는 공정과; 상기 제2감광막을 마스크로 하여 상기 패드산화막, 폴리버퍼층 및 질화막을 다시 식각하는 공정과; 제2감광막을 제거하는 공정과; 로코스 공정을 진행하여 노출된 기판에 필드산화막을 형성하는 공정과; 기판내에 P웰과 N웰을 형성하는 공정과; 상기 P웰이 형성된 기판상에 NMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하고 N웰이 형성된 기판상에 PMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
상기 제2감광막은 리세스 로코스공정을 위한 마스크로 작용하고, 상기 제1감광막은 리세스 형성을 위한 마스크로 작용하는 것을 특징으로 한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 설명하면 다음과 같다.
도 3a 내지 도 3d는 본 발명의 일실시예에 따른 FCMOS SRAM 셀의 제조공정단면도를 도시한 것이다.
도 3a를 참조하면, 반도체 기판(40)상에 리세스 PBL 공정을 위한 패드 산화막(41), 폴리 버퍼층(42) 및 질화막(43)을 형성한다. 질화막(43)상에 리세스 PBL 공정을 위한 제1감광막(44)을 형성하고, 이를 마스크로 이용하여 패드산화막(41), 폴리버퍼층(42) 및 질화막(43)을 식각하여 필드산화막이 형성될 부분의 기판을 노출시킨다.
도 3b를 참조하면, 상기 제1감광막(44)을 제거한 다음 다시 리세스형성을 위한 제2감광막(45)을 형성한다. 상기 제2감광막(45)을 이용하여 기판(40)을 식각하여 리세스(R1)를 형성한다.
도 3c를 참조하면, 상기 제2감광막(45)을 제거한 다음 상기 질화막(43)을 마스크로 하여 로코스공정을 진행하면 필드 산화막(46)이 형성된다. 상기 패드 산화막(41), 폴리 버퍼층(42) 및 질화막(43)을 제거한다. 이때, 본 발명의 일실시예에서는 리세스 PBL 공정을 이용하여 필드 산화막(46)을 형성하므로써, 일반적인 PBL 공정을 이용하는 경우보다 필드 산화막(46)이 기판상부보다는 기판 깊숙하게 형성되게 된다.
도 3d를 참조하면, 통상적인 웰형성공정을 진행하여 기판(40)상에 P웰(47)과 N형 웰(48)을 형성하고, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트(도면상에는 도시되지 않음)를 형성한 다음 소오스/드레인용 고농도 N+불순물 영역(49)과 P+불순물 영역(50)을 형성한다.
상기한 바와같은 일실시예에 따르면, 리세스 PBL 공정을 이용하여 형성된 FCMOS SRAM 셀에 있어서, 필드 산화막(46)이 일반적인 PBL 공정을 이용하는 경우보다 기판 깊숙이 형성되므로, N형 웰(48)에 대한 N+불순물 영역(49)간의 거리(d2)와 P형 웰(47)에 대한 P+불순물 영역(50)간의 유효 거리(d1)는 PBL을 이용한 도 2c의 경우에 비하여 상대적으로 증가됨을 알 수 있다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 FCMOS SRAM 셀의 제조공정 단면도를 도시한 것이다.
도 4a를 참조하면, 반도체 기판(51)상에 리세스 PBL 공정을 위한 패드 산화막(52), 폴리 버퍼층(53) 및 질화막(54)을 형성한다. 질화막(54)상에 리세스 형성을 위한 제1감광막(55)을 형성하고, 이를 마스크로 이용하여 패드산화막(52), 폴리버퍼층(53) 및 질화막(54)을 식각하고, 이어서 기판(51)을 식각하여 리세스(R2)를 형성한다.
도 4b를 참조하면, 상기 제1감광막(55)을 제거한 다음 다시 리세스 PBL 공정을 위한 제2감광막(56)을 형성한다. 상기 제2감광막(56)을 이용하여 패드 산화막(52), 폴리버퍼층(53) 및 질화막(54)을 식각하여 필드 산화막이 형성될 부분의 기판을 노출시킨다.
도 4c를 참조하면, 상기 제2감광막(56)을 제거한 다음 상기 질화막(54)을 마스크로 하여 로코스공정을 진행하면 필드 산화막(57)이 형성된다. 상기 패드 산화막(52), 폴리 버퍼층(53) 및 질화막(54)을 제거한다. 이때, 본 발명의 다른 실시예에서는 리세스 PBL 공정을 이용하여 필드 산화막(57)을 형성하므로써, 일반적인 PBL 공정을 이용하는 경우보다 필드 산화막(57)이 기판상부보다는 기판 깊숙하게 형성되게 된다.
도 4d를 참조하면, 통상적인 웰형성공정을 진행하여 기판(51)상에 P웰(58)과 N형 웰(59)을 형성하고, NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트(도면상에는 도시되지 않음)를 형성한 다음 소오스/드레인용 고농도 N+불순물 영역(60)과 P+불순물 영역(61)을 형성한다.
상기한 바와같은 본 발명의 다른 실시예에 따르면, 리세스 PBL 공정을 이용하여 형성된 FCMOS SRAM 셀에 있어서, 필드 산화막(57)이 일반적인 PBL 공정을 이용하는 경우보다 기판 깊숙이 형성되므로, N형 웰(59)에 대한 N+불순물 영역(60)간의 거리(d2)와 P형 웰(58)에 대한 P+불순물 영역(61)간의 유효 거리(d1)는 PBL을 이용한 도 2c의 경우에 비하여 상대적으로 증가됨을 알 수 있다.
도 5 및 도 6은 종래의 PBL 공정을 이용한 FCMOS SRAM 셀과 본 발명의 리세스 PBL 공정을 이용한 FCMOS SRAM 셀의 시뮬레이션 결과를 도시한 것이다.
도면을 참조하면, 상기한 바와같이 리세스 PBL 공정을 이용하여 형성된 FCMOS SRAM 셀의 경우 종래보다 필드 산화막이 기판 깊숙이 형성됨을 알 수 있다. 웰의 펀치스루 특성이 웰과 웰의 접합 디플리션이 만나는 지점에서 결정되는데, 본 발명에서와 같이 필드 산화막이 기판으로 침투한 깊이만큼 웰특성이 좋아진다. 즉,N형 웰에 대한 N+불순물 영역간의 거리(d2)와 P형 웰에 대한 P+불순물 영역간의 유효 거리(d1)는 PBL을 이용한 도 2c의 경우에 비하여 증가되므로, 펀치스루특성이 향상됨을 알 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 반도체 장치의 제조방법에 따르면, 리세스 PBL 공정을 이용하여 필드 산화막을 형성하여 줌으로써 종래의 PBL 공정을 이용한 경우보다 N형 웰에 대한 N+불순물 영역간의 거리와 P형 웰에 대한 P+불순물 영역간의 유효 거리가 증가하게 된다. 이에 따라 펀치스루 특성이 개선된다. 따라서, 웰영역의 디자인 마진이 향상되어 셀크기를 감소시킬 수 있는 이점이 있다.
또한, 필드 산화막중 기판내부에 형성되는 두께보다 상대적으로 기판상에 형성되는 두께가 커서 단차 특성이 향상되고, 이에 따라 공정마진이 향상되는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. FCMOS SRAM 셀을 제조하는 방법에 있어서,
    반도체 기판상에 패드산화막, 폴리버퍼층 및 질화막을 형성하는 공정과;
    상기 질화막상에 제1감광막을 형성하는 공정과;
    상기 제1감광막을 마스크로 하여 패드산화막, 폴리버퍼층 및 질화막을 형성하여 필드 산화막이 형성될 기판을 노출시키는 공정과;
    상기 제1감광막을 제거하고 제2감광막을 형성하는 공정과;
    상기 제2감광막을 마스크로 하여 상기 기판을 식각하여 리세스를 형성하는 공정과;
    제2감광막을 제거하는 공정과;
    리세스 로코스 공정을 진행하여 노출된 기판에 필드산화막을 형성하는 공정과;
    기판내에 P웰과 N웰을 형성하는 공정과;
    상기 P웰이 형성된 기판상에 NMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하고 N웰이 형성된 기판상에 PMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 제1감광막은 리세스 로코스공정을 위한 마스크로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 제2감광막은 리세스 형성을 위한 마스크로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. FCMOS SRAM 셀을 제조하는 방법에 있어서,
    반도체 기판상에 패드산화막, 폴리버퍼층 및 질화막을 형성하는 공정과;
    상기 질화막상에 제1감광막을 형성하는 공정과;
    상기 제1감광막을 마스크로 하여 패드산화막, 폴리버퍼층 및 질화막을 형성하여 리세스가 형성될 기판을 노출시키는 공정과;
    상기 제1감광막을 마스크로 하여 기판을 식각하여 리세스를 형성하는 공정과;
    상기 제1감광막을 제거하고 제2감광막을 형성하는 공정과;
    상기 제2감광막을 마스크로 하여 상기 패드산화막, 폴리버퍼층 및 질화막을 다시 식각하는 공정과;
    제2감광막을 제거하는 공정과;
    리세스 로코스 공정을 진행하여 노출된 기판에 필드산화막을 형성하는 공정과;
    기판내에 P웰과 N웰을 형성하는 공정과;
    상기 P웰이 형성된 기판상에 NMOS 트랜지스터의 게이트 및 고농도 불순물 영역을 형성하고 N웰이 형성된 기판상에 PMOS 트랜지스터의 게이트 및 고농도 불순물영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제4항에 있어서, 상기 제2감광막은 리세스 로코스공정을 위한 마스크로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제4항에 있어서, 상기 제1감광막은 리세스 형성을 위한 마스크로 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
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