KR100292694B1 - 정전방전용반도체장치및그의제조방법 - Google Patents
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Abstract
본 발명은 정전 방전용 반도체장치 및 그의 제조방법에 관한 것으로서 반도체기판과, 상기 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막과, 상기 반도체기판 상의 상기 소자의 활성영역에 게이트절연막을 개재시켜 형성된 더미게이트와, 상기 반도체기판의 상기 활성영역의 상기 더미게이트 양측에 이격되게 형성된 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역을 포함한다. 따라서, 전류 통로를 더미게이트에 의해 제 1 및 제 2 불순물영역 사이에 수평 방향으로 한정되어 짧게되므로 저항이 감소되며, 또한, 제 1 불순물영역과 제 2 불순물영역을 더미게이트에 의해 격리하므로 반도체기판의 손상으로 인한 전류의 집중을 방지하여 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 외부로부터 인가되는 정전하(electrostatic charage)를 방전시켜 내부 회로의 손상을 방지하는 정전 방전용(electrostatic discharage) 반도체장치 및 그의 제조방법에 관한 것이다.
일반적으로, 반도체장치는 외부 회로로부터 순간적으로 과도한 정전하가 인가될 때 이를 방전시켜 내부 회로를 파괴 등의 손상으로부터 보호하기 위한 정전 방전 회로가 형성된다. 이러한 정전 방전 회로의 방전 특성을 향상시켜 인가되는 과도한 정전하를 빠르게 방전시켜 내부 회로를 보호하여 손상을 방지하여야 한다.
정전 방전 회로는 PN접합 다이오드로가 전원단(Vdd) 및 접지단(Vss) 사이, 또는, 전원단(Vdd) 및 접지단(Vss)와 입출력 패드(I/O pad) 사이에 역방향 바이어스(reverice bias)로 연결되게 형성된다. 즉, 정전 방전 회로는 P+형 영역과 N+형 영역이 접합을 이루며 형성되는 데, P+형 영역이 입출력 패드(I/O pad)와 연결되면 N+형 영역은 전원단(Vdd)에 연결되고, P+형 영역이 접지단(Vss)에 연결된면 N+형 영역은 입출력 패드(I/O pad)에 연결된다.
상기에서 PN접합 다이오드로를 이루는 P+형 영역과 N+형 영역이 직접 접합을 이루면 급격한 도핑 프로파일(doping profile)을 가지게 되어 항복 전압(breakdown voltage)이 매우 낮아지게 된다. 그러므로, P+형 영역과 N+형 영역이 직접 접합되지 않도록 사이에 P형 영역 또는 N형영역을 위치시켜 PN접합 다이오드로가 완만한 도핑 프로파일을 갖도록 하여야 한다.
도 1은 종래 기술에 따른 정전 방전용 반도체장치의 단면도이다.
종래 기술에 따른 정전 방전용 반도체장치는 반도체기판(11)의 소정 부분에 웰영역(13)이 형성되며, 이 웰영역(13)을 포함하는 반도체기판(11) 상의 소정 부분에 소자의 활성영역을 한정하는 제 1 필드절연막(15)이 형성된다. 웰영역(13)은 P형 또는 N형으로 형성되며 제 1 필드절연막(15)에 의해 한정된 활성영역 내에 PN 접합 다이오드를 형성하는 P+형의 제 1 불순물영역(21)과 N+형의 제 2 불순물영역(25)이 형성된다. 웰영역(13)의 제 1 불순물영역(21)과 제 2 불순물영역(25) 사이에 제 2 필드절연막(17)이 형성되어 제 1 불순물영역(21)과 제 2 불순물영역(25)이 직접 접합을 이루지 않도록 한다.
상기에서 제 1 및 제 2 필드절연막(15)(17)은 반도체기판(11)를 식각하여 형성하는 트렌치 내에 산화실리콘 또는 질화실리콘을 채워 형성하는 STI(Shallow Trench Ioslation) 방법 또는 LOCOS(Local Oxidation of Silicon) 방법으로 동시에 형성되는 것으로 제 1 및 제 2 불순물영역(21)(25) 보다 깊게 형성된다. 이에 의해 제 1 필드절연막(15)에 의해 PN 접합 다이오드가 인접하는 소자와 분리될 뿐만 아니라 제 2 필드절연막(17)에 의해 제 1 불순물영역(21)과 제 2 불순물영역(25)이 직접 접합을 이루지 않게 된다. 상기에서 웰영역(13)은 제 1 불순물영역(21)과 제 2 불순물영역(25) 사이의 도핑프로파일을 완만하도록 한다. 그리고, 웰영역(13)은 제 2 필드절연막(17)과 계면을 이루는 부분이 PN 접합 다이오드의 전류 통로를 이루는 것으로 외부로부터 과도한 정전하가 인가될 때 이를 통해 방전시킨다.
상술한 구조 상에 제 1 불순물영역(21)과 제 2 불순물영역(25)을 노출시키는 접촉창을 갖는 절연막(27)이 형성되고, 이 절연막(27) 상에 접촉창을 통해 제 1 불순물영역(21)과 제 2 불순물영역(25)에 각각 연결되는 제 1 및 제 2 전극(28)(29)이 형성된다. 상기에서 제 1 전극(28)은 제 1 불순물영역(21)을 접지단자(Vcc : 도시되지 않음) 또는 입출력 패드(I/O pad : 도시되지 않음)와 연결시키고, 제 2 전극(29)은 제 2 불순물영역(25)을 전원단(Vdd : 도시되지 않음) 또는 입출력 패드(I/O pad)와 연결시킨다.
상술한 구조의 정전 방전용 반도체장치는 외부로부터 제 1 전극(28)을 통해 과도한 정전하가 인가되면 제 1 불순물영역(21)과 제 2 불순물영역(25)으로 이루어진 PN 접합 다이오드를 "턴온(turn on)"시켜 제 2 전극(29)을 통해 방전하므로 내부 회로(도시되지 않음)이 손상되는 것을 방지한다.
도 2a 내지 도 2d는 종래 기술에 따른 정전 방전용 반도체장치의 제조공정도이다.
도 2a를 참조하면, 반도체기판(11)의 소정 부분에 P형 또는 N형의 불순물을 도핑하여 웰영역(13)을 형성한다. 그리고, 웰영역(13)을 포함하는 반도체기판(11) 상에 소자의 활성영역을 한정하는 제 1 필드절연막(15)을 형성한다. 이 때, 웰영역(13) 상의 활성영역 내에 제 2 필드절연막(17)도 형성한다. 상기에서 제 1 및 제 2 필드절연막(15)(17)은 STI(Shallow Trench Ioslation) 방법 또는 LOCOS(Local Oxidation of Silicon) 방법으로 형성된다.
도 2b를 참조하면, 반도체기판(11) 상에 제 1 감광막(19)을 도포한 후 패터닝하여 웰영역(13)의 제 1 필드절연막(17)의 일측 부분을 노출시킨다. 그리고, 웰영역(13)의 노출된 부분에 P형의 불순물을 높은 도우즈로 이온 주입하여 제 1 불순물영역(21)을 형성한다. 상기에서 제 1 불순물영역(21)을 CMOS 구조를 갖는 구동회로(도시되지 않음)의 PMOS의 소오스 및 드레인영역와 같이 형성하는 것으로 제 1 및 제 2 필드절연막(15)(17) 보다 얕게 형성한다.
도 2c를 참조하면, 제 1 감광막(19)을 제거한다. 그리고, 반도체기판(11) 상에 제 2 감광막(23)을 도포한 후 패터닝하여 웰영역(13)의 제 1 불순물영역(21)이 형성되지 않은 제 1 필드절연막(17)의 타측 부분을 노출시킨다. 웰영역(13)의 노출된 부분에 N형의 불순물을 높은 도우즈로 이온 주입하여 제 2 불순물영역(25)을 형성한다. 상기에서 제 1 불순물영역(21)을 CMOS 구조를 갖는 구동회로(도시되지 않음)의 NMOS의 소오스 및 드레인영역와 같이 형성하는 것으로 제 1 및 제 2 필드절연막(15)(17) 보다 얕게 형성한다.
상기에서 제 1 불순물영역(21)과 제 2 불순물영역(25)은 제 2 필드절연막(17)에 의해 직접 접합 되지 않고 사이에 웰영역(13)이 위치되므로 항복 전압이 낮아지는 것을 방지할 수 있다.
상기에서 제 1 불순물영역(21)을 형성한 후 제 2 불순물영역(25)을 형성하였으나 제 2 불순물영역(25)을 형성한 후 제 1 불순물영역(21)을 형성할 수도 있다.
도 2d를 참조하면, 제 2 감광막(23)을 제거한다. 그리고, 반도체기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 절연막(27)을 형성한다. 절연막(27)을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 제 1 불순물영역(21)과 제 2 불순물영역(25)을 노출시키는 접촉창을 형성한다.
절연막(27) 상에 도전성 금속을 접촉창을 통해 제 1 불순물영역(21)과 제 2 불순물영역(25)과 접촉되게 증착하고 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 전극(28)(29)을 형성한다. 상기에서 제 1 전극(28)은 제 1 불순물영역(21)을 접지단자(Vcc : 도시되지 않음) 또는 입출력 패드(I/O pad : 도시되지 않음)와 연결하고, 제 2 전극(29)은 제 1 불순물영역을 전원단(Vdd : 도시되지 않음) 또는 입출력 패드(I/O pad)와 연결하도록 패터닝하므로써 형성된다.
그러나, 상술한 종래 기술에 따른 정전 방전용 반도체장치는 제 1 불순물영역과 제 2 불순물영역을 격리하기 위한 제 2 필드절연막이 큰 면적을 차지하거나 제 1 및 제 2 불순물영역 보다 깊게 형성되므로 전류 통로가 길어져 저항이 증가되는 문제점이 있었다. 또한, 제 2 필드절연막을 STI 방법으로 형성하면 트렌치 형성시 바닥면이 식각에 의해 손상되므로 전류가 집중되어 쉽게 고장나는 문제점이 있었다.
따라서, 본 발명의 목적은 전류 통로를 짧게하여 저항이 감소되는 정전 방전용 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 제 1 불순물영역과 제 2 불순물영역을 격리할 때 반도체기판이 손상되는 것을 방지하여 전류 집중으로 인한 고장을 방지할 수 있는 정전 방전용 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 정전 방전용 반도체장치는 반도체기판과, 상기 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막과, 상기 반도체기판 상의 상기 소자의 활성영역에 게이트절연막을 개재시켜 형성된 더미게이트와, 상기 반도체기판의 상기 활성영역의 상기 더미게이트 양측에 이격되게 형성된 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 정전 방전용 반도체장치의 제조방법은 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정과, 상기 반도체기판 상의 상기 소자의 활성영역에 게이트절연막을 개재시켜 더미게이트를 형성하는 공정과, 상기 반도체기판의 상기 활성영역의 상기 더미게이트 양측의 각각에 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역을 형성하는 공정을 포함한다.
도 1은 종래 기술에 따른 정전 방전용 반도체장치의 단면도
도 2a 내지 도 2d는 종래 기술에 따른 정전 방전용 반도체장치의 제조공정도
도 3은 본 발명에 따른 정전 방전용 반도체장치의 단면도
도 4a 내지 도 4e는 본 발명에 따른 정전 방전용 반도체장치의 제조 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 3은 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 정전 방전용 반도체장치는 반도체기판(31)의 소정 부분에 웰영역(33)이 형성되며, 이 웰영역(33)을 포함하는 반도체기판(31) 상의 소정 부분에 소자의 활성영역을 한정하는 필드절연막(35)이 형성된다. 상기에서 필드절연막(35)은 반도체기판(31)를 식각하여 형성하는 트렌치 내에 산화실리콘 또는 질화실리콘을 채워 형성하는 STI(Shallow Trench Ioslation) 방법 또는 LOCOS(Local Oxidation of Silicon) 방법으로 형성된다. 웰영역(33)은 P형 또는 N형으로 형성되며 필드절연막(35)에 의해 한정된 활성영역 내에 PN 접합 다이오드를 형성하는 P+형의 제 1 불순물영역(45)과 N+형의 제 2 불순물영역(49)이 형성된다.
반도체기판(31) 상의 제 1 불순물영역(45)과 제 2 불순물영역(49) 사이에 게이트절연막(37)을 개재시켜 더미게이트(39)가 형성된다. 상기에서 더미게이트(39)는 내부 회로(도시되지 않음)를 형성하는 트랜지스터의 게이트와 동시에 형성되는 것으로 제 1 불순물영역(45)과 제 2 불순물영역(49) 사이의 이격 거리를 한정한다. 그러므로, 제 1 불순물영역(45)과 제 2 불순물영역(49)은 직접 접합을 이루지 않고 웰영역(33)이 사이에 위치되어 도핑 프로파일을 완만하게하여 항복 전압이 낮아지는 것을 방지한다. 상기에서 더미게이트(39)는 전압이 인가되지 않는 플로팅(floating) 상태를 유지한다. 또한, 더미게이트(39) 하부의 웰영역(33)은 외부로부터 과도한 정전하가 인가될 때 이를 통해 방전시키는 PN 접합 다이오드의 전류 통로를 이룬다.
상술한 구조 상에 제 1 불순물영역(45)과 제 2 불순물영역(49)을 노출시키는 접촉창을 갖는 절연막(51)이 형성되고, 이 절연막(51) 상에 접촉창을 통해 제 1 불순물영역(45)과 제 2 불순물영역(49)에 각각 연결되는 제 1 및 제 2 전극(53)(55)이 형성된다. 상기에서 제 1 전극(53)은 제 1 불순물영역(45)을 접지단자(Vcc : 도시되지 않음) 또는 입출력 패드(I/O pad : 도시되지 않음)와 연결시키고, 제 2 전극(55)은 제 2 불순물영역(49)을 전원단(Vdd : 도시되지 않음) 또는 입출력 패드(I/O pad)와 연결시킨다. 즉, 본 발명에 따른 PN 접합 다이오드는 역방향 바이어스가 인가되도록 구성된다.
상술한 구조의 정전 방전용 반도체장치는 외부로부터 제 1 전극(53)을 통해 과도한 정전하가 인가되면 "턴오프(turn off)" 상태를 유지하던 제 1 불순물영역(45)과 제 2 불순물영역(49)으로 이루어진 PN 접합 다이오드를 "턴온(turn on)"시킨다. 그러므로, 웰영역(33)의 제 1 불순물영역(45)과 제 2 불순물영역(49) 사이의 전류 통로를 통해 전류가 흘르며, 이 전류를 제 2 전극(55)을 통해 방전하므로 내부 회로(도시되지 않음)이 손상되는 것을 방지한다. 상기에서 제 1 불순물영역(45)과 제 2 불순물영역(49) 사이의 전류 통로가 더미게이트(39)에 의해 수평 방향으로 한정되므로 길이가 감소되어 저항이 감소된다.
도 4a 내지 도 4e는 본 발명에 따른 정전 방전용 반도체장치의 제조공정도이다.
도 4a를 참조하면, 반도체기판(31)의 소정 부분에 P형 또는 N형의 불순물을 도핑하여 웰영역(33)을 형성한다. 그리고, 웰영역(33)을 포함하는 반도체기판(31) 상에 STI(Shallow Trench Ioslation) 방법 또는 LOCOS(Local Oxidation of Silicon) 방법으로 소자의 활성영역을 한정하는 필드절연막(35)을 형성한다.
도 4b를 참조하면, 웰영역(33) 상에 게이트절연막(37)을 개재시켜 더미게이트(39)를 형성한다. 상기에서 게이트절연막(37)을 반도체기판(31)의 표면을 열산화하여 형성하고, 더미게이트(39)를 게이트절연막(37) 상에 불순물이 도핑된 다결정실리콘을 CVD 방법으로 증착한 후 포토리쏘그래피(photolithography) 방법으로 패터닝하므로써 형성한다. 상기에서 더미게이트(39)는 내부 회로(도시되지 않음)를 형성하는 트랜지스터의 게이트와 동시에 형성된다.
도 4c를 참조하면, 반도체기판(31) 상에 제 1 감광막(43)을 더미게이트(39)를 덮도록 도포한 후 노광 및 현상에 의해 패터닝하여 웰영역(33)의 더미게이트(39)의 일측 부분을 노출시킨다. 그리고, 더미게이트(39) 및 제 1 감광막(43)을 마스크로 사용하여 웰영역(33)의 노출된 부분에 보론 등의 P형의 불순물을 높은 도우즈로 이온 주입하여 제 1 불순물영역(45)을 형성한다. 상기에서 제 1 불순물영역(45)은 CMOS 구조를 갖는 구동회로(도시되지 않음)의 PMOS의 소오스 및 드레인영역와 같이 형성된다.
도 4d를 참조하면, 제 1 감광막(43)을 제거한다. 그리고, 반도체기판(31) 상에 제 2 감광막(47)을 도포한 후 노광 및 현상에 의해 패터닝하여 웰영역(33)의 제 1 불순물영역(45)이 형성되지 않은 더미게이트(39)의 타측 부분을 노출시킨다. 더미게이트(39) 및 제 2 감광막(47)을 마스크로 사용하여 웰영역(33)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형의 불순물을 높은 도우즈로 이온 주입하여 제 2 불순물영역(49)을 형성한다. 상기에서 제 2 불순물영역(49)은 CMOS 구조를 갖는 구동회로(도시되지 않음)의 NMOS의 소오스 및 드레인영역와 같이 형성된다.
상기에서 제 1 불순물영역(45)과 제 2 불순물영역(49)은 직접 접합 되지 않고 사이에 웰영역(33)이 위치되므로 항복 전압이 낮아지는 것을 방지할 수 있다. 또한, 더미게이트(39)에 의해 제 1 불순물영역(45)과 제 2 불순물영역(49)을 직접 접합되지 않고 이격시키므로 반도체기판(31)이 식각에 의한 손상을 방지하므로 전류의 집중으로 인한 고장을 방지할 수 있다.
상기에서 제 1 불순물영역(45)을 형성한 후 제 2 불순물영역(49)을 형성하였으나, 이와 반대로, 제 2 불순물영역(49)을 형성한 후 제 1 불순물영역(45)을 형성할 수도 있다.
도 4e를 참조하면, 제 2 감광막(47)을 제거한다. 그리고, 반도체기판(31) 상에 산화실리콘을 더미게이트(39)를 덮도록 CVD방법으로 증착하여 절연막(51)을 형성한다. 절연막(51)을 포토리쏘그래피(photolithography) 방법으로 패터닝하여 제 1 불순물영역(45)과 제 2 불순물영역(49)을 노출시키는 접촉창을 형성한다.
절연막(51) 상에 도전성 금속을 접촉창을 통해 제 1 불순물영역(45)과 제 2 불순물영역(49)과 접촉되게 증착하고 포토리쏘그래피 방법으로 패터닝하여 제 1 및 제 2 전극(53)(55)을 형성한다. 상기에서 제 1 전극(53)은 제 1 불순물영역(45)을 접지단자(Vcc : 도시되지 않음) 또는 입출력 패드(I/O pad : 도시되지 않음)와 연결하고, 제 2 전극(55)은 제 2 불순물영역(49)을 전원단(Vdd : 도시되지 않음) 또는 입출력 패드(I/O pad)와 연결하도록 패터닝하므로써 형성된다.
상술한 바와 같이 본 발명의 실시예에 따른 정전 방전용 반도체장치는 통상적인 벌크(bulk) 웨이퍼에 형성하였으나, 다른 실시예로 SOI(Silicon On Insulator) 웨이퍼에 형성할 수도 있다.
상술한 바와 같이 본 발명에 따른 정전 방전용 반도체장치는 웰영역 상에 더미게이트를 형성하고, 이 웰영역의 더미게이트 양측에 각각 다른 도전형의 불순물을 높은 도우즈로 이온 주입하여 제 1 및 제 2 불순물영역을 이격되게 형성한다.
따라서, 본 발명은 전류 통로를 더미게이트에 의해 제 1 및 제 2 불순물영역 사이에 수평 방향으로 한정되어 짧게되므로 저항이 감소되며, 또한, 제 1 불순물영역과 제 2 불순물영역을 더미게이트에 의해 격리하므로 반도체기판의 손상으로 인한 전류의 집중을 방지하여 신뢰성을 향상시킬 수 있는 잇점이 있다.
Claims (6)
- 반도체기판과,상기 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막과,상기 반도체기판 상의 상기 소자의 활성영역에 게이트절연막을 개재시켜 형성된 더미게이트와,상기 반도체기판의 상기 활성영역의 상기 더미게이트 양측에 이격되게 형성된 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역을 포함하는 정전 방전용 반도체장치.
- 청구항 1에 있어서 상기 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역은 상기 반도체기판을 사이에 두고 PN 접합을 이루는 정전 방전용 반도체장치.
- 청구항 1에 있어서 상기 제 1 도전형의 불순물영역과 상기 제 2 도전형의 불순물영역은 역방향바이어스가 인가되는 정전 방전용 반도체장치.
- 청구항 1에 있어서 상기 더미게이트는 플로팅 상태를 유지하는 정전 방전용 반도체장치.
- 반도체기판 상에 소자의 활성영역을 한정하는 필드산화막을 형성하는 공정과,상기 반도체기판 상의 상기 소자의 활성영역에 게이트절연막을 개재시켜 더미게이트를 형성하는 공정과,상기 반도체기판의 상기 활성영역의 상기 더미게이트 양측의 각각에 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역을 형성하는 공정을 포함하는 정전 방전용 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 제 1 도전형의 불순물영역과 제 2 도전형의 불순물영역의 이격 거리를 상기 더미게이트에 의해 한정하는 정전 방전용 반도체장치의 제조방법.
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