CN111009522A - 半导体器件的制造方法、半导体器件 - Google Patents

半导体器件的制造方法、半导体器件 Download PDF

Info

Publication number
CN111009522A
CN111009522A CN201811167777.1A CN201811167777A CN111009522A CN 111009522 A CN111009522 A CN 111009522A CN 201811167777 A CN201811167777 A CN 201811167777A CN 111009522 A CN111009522 A CN 111009522A
Authority
CN
China
Prior art keywords
region
gate
gates
width
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811167777.1A
Other languages
English (en)
Inventor
汪广羊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
CSMC Technologies Corp
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Priority to CN201811167777.1A priority Critical patent/CN111009522A/zh
Publication of CN111009522A publication Critical patent/CN111009522A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体器件的制造方法、半导体器件，所述方法包括：提供第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区；形成位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度较其他第一区栅极的宽度大。根据本发明，提升了半导体器件的防静电能力。

Description

半导体器件的制造方法、半导体器件
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制造方法、半导体器件。
背景技术
随着半导体器件的尺寸逐渐减小，静电放电(Electrostatic Discharge，ESD) 对集成电路的危害变得越来越显著。因此，对集成电路进行ESD保护设计变得尤为重要。
在集成电路中，通常采用ESD器件对集成电路进行保护。典型的ESD器件为栅极接地的NMOS管(GGNMOS)、GDPMOS(栅极接VDD电源的P型MOS 管)和SCR(可控硅)等等。
一种典型的ESD保护器件是采用GGNMOS晶体管，其中，在芯片中引出多个引脚，需要用到GGNMOS多个保护端口。随着半导体器件尺寸的减小，为了更省面积，往往采用增加GGNMOS晶体管的面积的同时去掉GGNMOS器件之间隔离用的N阱，在单个GGNMOS晶体管中形成多指状晶体管的形式，同时两个GGNMOS晶体管共用P型衬底。在这种情况下，相邻NMOS器件之间，由于寄生晶体管开启，IO之间发生ESD时，在单个晶体管中的多指状晶体管之间往往发生不均匀导通，即仅发生单个指状晶体管或者其中几个指状晶体管导通，而其他的指状晶体管形同虚设，使得GGNMOS晶体管的ESD能力大大下降，静电防护能力减小。
参看图3，示出了一种典型的由GGNMOS晶体管构成的ESD器件的结构的平面示意图。ESD器件包括半导体衬底200，半导体衬底200为P型半导体衬底，在半导体衬底200上形成有两个GGNMOS晶体管，GGNMOS1和GGNMOS2。其中，GGNMOS1晶体管包括四个指状栅极(2101、2102、2103和2104)和形成在指状栅极两侧的N型源漏极2110，GGNMOS2晶体管包括四个指状栅极 (2201、2202、2203和2204)和形成在指状栅极两侧的N型源漏极2210，每一个指状栅极与两侧的源漏极构成一个指状栅极管。为了节省面积，往往将 GGNMOS1和GGNMOS2之间的N阱去掉，由于GGNMOS1与GGNMOS2共用P型衬底，在这种情况下，GGNMOS1与GGNMOS2晶体管之间，由于寄生晶体管开启，IO之间发生ESD时，单个GGNMOS晶体管中的多指状晶体管之间往往发生不均匀导通，如仅发生指状栅极2201和2101的指状晶体管发生导通，而其他的指状晶体管形同虚设，使得GGNMOS晶体管的抗静电能力下降。
为此，有必要提出一种新的半导体器件的制造方法、半导体器件，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，所述方法包括：
提供第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区；
形成位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度较其他第一区栅极的宽度大。
示例性地，所述其他第一区栅极中距离所述第二区较近的第一区栅极的宽度不小于距离所述第二区较远的第一区栅极的宽度，所述其他第二区栅极中距离所述第一区较近的第二区栅极的宽度不小于距离所述第一区较远的第二区栅极的宽度。
示例性地，所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小。
示例性地，还包括：形成位于所述半导体衬底中的源漏极，所述源漏极包括位于第一区中的所述第一栅极结构两侧的源漏极和位于所述第二区中的所述第二栅极结构两侧的源漏极，所述源漏极为第二导电类型。
示例性地，还包括：在形成所述源漏极之后，形成环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。
本发明还提供了一种半导体器件，包括:
第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区；
位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度较其他第一区栅极的宽度大。
示例性地，所述其他第一区栅极中距离所述第二区较近的第一区栅极的宽度不小于距离所述第二区较远的第一区栅极的宽度，所述其他第二区栅极中距离所述第一区较近的第二区栅极的宽度不小于距离所述第一区较远的第二区栅极的宽度。
示例性地，所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小。
示例性地，还包括：位于所述半导体衬底中的源漏极，所述源漏极包括位于第一区中的所述第一栅极结构两侧的源漏极和位于所述第二区中的所述第二栅极结构两侧的源漏极，所述源漏极为第二导电类型。
示例性地，还包括设置在所述第一区和所述第二区之间环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。
根据本发明的半导体器件的制造方法、半导体器件，由于在半导体衬底上形成的包含多个指状栅极的相邻两个晶体管中，靠近临近晶体管的指状栅极具有最大的宽度，调整寄生晶体管的基极宽度，从而在发生静电放电的过程中，避免靠近临近晶体管的指状晶体管过快开启而发生晶体管中多个指状晶体管不均匀开启的现象，提升了半导体器件的防静电能力。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据本发明的一个实施例的一种半导体器件的制造方法的流程图；
图2A-图2D为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；
图3为一种现有技术半导体器件的平面结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的制造方法的制造方法和半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和 /或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
实施例一
下面参看图1和图2A-图2D对本发明的所提出的一种半导体器件的制造方法进行示例性说明，图1为根据本发明的一个实施例的一种半导体器件的制造方法的流程图；图2A-图2D为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图。
首先，参看图1，执行步骤S1：提供第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区。
如图2A所示，提供第一导电类型的半导体衬底100，具体地，半导体衬底 100的可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、 GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底100为第一导电类型。需要理解的是，本申请中第一导电类型和第二导电类型泛指P型或N型，比如第一导电类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二导电类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一导电类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二导电类型是P型，低掺杂P-型，高掺杂P+型其中之一。在本实施例中，所述半导体衬底100为第一导电类型，所述第一导电类型为P型。
在半导体衬底100上设置有第一区和第二区，所述第一区和所述第二区分别用来形成独立的晶体管。在所述第一区和所述第二区之间设置有隔离结构。为了节省半导体器件的面积，在本实施例中，第一区和第二区之间通过部分半导体衬底隔离，即第一区和第二区中的晶体管共用所述第一导电类型的半导体衬底 100。
接着，继续参看图1，执行步骤S2：形成位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度最较其他第一区栅极的宽度大。
参看图2B，在半导体衬底100上形成栅极结构，所述栅极结构包括位于第一区中的第一栅极结构1100和位于第二区中的第二栅极结构1200。所述第一栅极结构1100包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构1200包括沿着远离所述第二区的方向并列设置的多个第二区栅极，所述第一区栅极和所述第二区栅极均为指状栅极，每一个指状栅极最终形成指状晶体管。指状晶体管在静电放电时开启，以释放静电电荷。由于第一区和第二区相邻晶体管在半导体衬底中也形成寄生晶体管，使得第一区中最靠近第二区的指状晶体管最容易开启，第二区中最靠近第一区的指状晶体管最容易开启，从而导致指状晶体管的不均匀开启。为此，将多个第一区栅极中距离所述第二区最近的第一区栅极的宽度设置为最大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度设置为最大，有效增加相应的指状晶体管的沟道宽度，减小开启速率，降低指状晶体管不均匀开启的几率。
示例性的，在多个第一区栅极中，距离所述第二区最近的第一区栅极的宽度最大，在其他第一区栅极中距离所述第二区较近的第一区栅极的宽度不小于距离所述第二区较远的第一区栅极的宽度；所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度最大，在其他第二区栅极中距离所述第一区较近的第二区栅极的宽度不小于距离所述第一区较远的第二区栅极的宽度。继续参看图2B，在本实施例中，第一区栅极包括沿着远离所述第二区的方向并列设置的第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极 1104；第二区栅极包括沿着远离所述第一区的方向并列设置的第二区第一栅极 1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204。其中，第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104的宽度分别为D11、D12、D13和D14。第一区第一栅极1101 距离第二区最近，其他第一区栅极包括：第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104，其距离第二区的距离逐渐增大，相应的，第一区栅极(包括第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103 和第一区第四栅极1104)的宽度设置为：D11＞D12≥D13≥D14；同样；第二区第一栅极2101、第二区第二栅极2102、第二区第三栅极2103和第二区第四栅极 2104的宽度分别为D21、D22、D23和D24，第二区第一栅极2101距离第一区最近，其他第二区栅极包括：第二区第二栅极2102、第二区第三栅极2103和第二区第四栅极2104，其距离第一区的距离逐渐增大，相应的，第二区栅极(包括第二区第一栅极2101、第二区第二栅极2102、第二区第三栅极2103和第二区第四栅极2104)的宽度设置为：D21＞D22≥D23≥D24。
由于发生静电放电的过程中，不同区域晶体管内的多个指状晶体管往往发生不均匀开启的现象(如在第一区和第二区之间的相邻晶体管之间距离相邻区域较近的指状晶体管发生先开启而相距较远的指状晶体管后开启)。在本发明中，在半导体衬底上形成的栅极结构具有宽度变化的多个栅极，其中距离相邻晶体管区域较近的栅极的宽度不小于距离相邻晶体管区较远的栅极的宽度，使得在后续形成源漏极之后，多个栅极构成多个指状晶体管具有不同的沟道宽度，即距离相邻晶体管区较近的指状晶体管的沟道宽度不小于距离相邻晶体管区较远的指状晶体管的沟道宽度，调整了寄生晶体管的基极宽度，从而在发生静电放电的过程中，使得同一晶体管中栅极宽度较大的指状晶体管开启速度慢，栅极宽度较小的指状晶体管开启速度快，从而发生相邻区域的不同晶体管的放电时，在同一晶体管中的多个指状晶体管同时均匀开启，最终提升器件了的防静电能力。根据本发明的半导体器件的制造方法，仅需在现有工艺上设置图形化工艺过程中的光刻工艺就可以达到本发明的目的，制造工艺简单，节约成本。
示例性的，所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小。在本实施例中，参看图2B，所述多个第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104的宽度设置为：D11＞D12＞D13＞D14。同样，继续参看图2B，所述多个第二区栅极的宽度沿着远离所述第一区的方向逐渐减小，在本实施例中，第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204的宽度设置为：D21＞D22＞D23＞D24。所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小，使得同一晶体管中靠近第二区栅极的指状晶体管开启速度慢，远离第二区栅极的指状晶体管开启速度快，从而发生相邻区域的不同晶体管的放电时，在同一晶体管中的多个指状晶体管同时均匀开启，最终提升器件了的防静电能力。在半导体衬底100上形成所述第一栅极结构1100和第二栅极结构1200的方法可以采用任何本领域技术人员所述熟知的方法，包括但不限于：首先，在半导体衬底上形成栅介电层，所述栅介电层可以是热氧化层等；接着，在栅介电层上覆盖栅极材料层，所述栅极材料层可以是多晶硅层等；接着，对所述栅极材料层和所述栅介电层执行图形化工艺，以形成所述第一栅极和所述第二栅极。
示例性地，继续参看图1，在完成步骤S2之后往往还包括步骤S3：形成位于所述半导体衬底中的源漏极，所述源漏极包括位于第一区中的所述第一栅极结构两侧的源漏极和位于所述第二区中的所述第二栅极结构两侧的源漏极，所述源漏极为第二导电类型。
参看图2C和2D，示出了在半导体衬底上形成源漏极的结构示意图，其中，图2C为在半导体衬底上形成源漏极后的半导体器件的截面示意图，图2D为在半导体衬底上形成源漏极后的半导体器件的平面结构示意图。在半导体衬底100 上形成源漏极，源漏极包括位于第一区中的第一区源漏极1110和位于第二区中的第二区源漏极1120，所述第一区源漏极1110位于第一区中的第一栅极结构 1100两侧。
示例性的，在形成所述源漏极之后，形成环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。在晶体管周围形成第一导电类型的环区用以将衬底电极接出；一方面将第一区和第二区之间的区域共用同一部分所述第一导电类型的环区，减少第一导电类型的环区所占据的面积，另一方面形成的第一导电类型的环区也减少了第一区和第二区寄生晶体管的形成的几率。
继续参看图2C和图2D，在半导体衬底100上还形成有环绕所述一区栅极 (包括第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104)和所述第一区源漏极1110以及第二区栅极(包括第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极 1204)和所述第二区源漏极1210的第一导电类型的环区130。需要理解的是，本实施例在图2C和图2D中仅仅示出了部分第一区栅极和第二区栅极，即第一区栅极还可以包括第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104以外的多个第一区栅极，第二区栅极还可以包括第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204以外的多个第二区栅极；由此，图2D中示出的第一导电类型的环区130也仅仅是部分示出(未闭合)，本领域技术人员将理解，其还包括环绕第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104以外的多个第一区栅极以及环绕第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204以外的多个第二区栅极的部分，以形成闭合的环区。
本实施例的半导体衬底采用第一导电类型为P型，源漏极的第二导电类型则设置为N型，从而形成在第一区和第二区的晶体管为GGNMOS晶体管，同时第一导电类型将环区130设置为P+型。需要理解的是，本实施例采用第一导电类型为P型，第二导电类型为N型仅仅是示例性地，第一导电类型为N型，第二导电类型为P型也适用于本发明。
具体的，在本实施例中，第一区源漏极1110位于第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104两侧，第二区源漏极1120位于第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204两侧，从而形成位于第一区中的与第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104 相对应的指状晶体管，以及位于第二区中的与第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204相对应的指状晶体管。由于第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104中，最靠近第二区的第一区第一栅极1101的宽度最大；以及第二区中的第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203 和第二区第四栅极1204中，最靠近第一区的第二区第一栅极2101的宽度最大，使之在第一区和第二区中形成的与各第一区栅极和第二区栅极对应的指状晶体管具有不同的沟道宽度，具体的沟道宽度与第一区栅极和第二区栅极的栅极宽度的变化趋势相同，即在第一区最靠近第二区的指状晶体管具有最大的沟道宽度，在第二区中最靠近第一区的指状晶体管具有最大的沟道宽度。从而在寄生晶体管开启的过程中，使得在第一区中靠近第二区的指状晶体管开启速度变慢；在第二区中靠近第一区的指状晶体管开启速度变慢，最终抑制指状晶体管不均匀开启的现象，而实现同时开启，改善器件的静电保护能力。
形成位于所述半导体衬底上源漏极的方法可以采用本领域技术人员所熟知的方法，包括但不限于：首先，形成图案化的光刻胶层，所述图案化的光刻胶层露出拟形成所述源漏极的区域；接着，执行第二导电类型的离子注入，以在所述拟形成所述源漏区的区域形成所述源漏极；接着，去除所述图案化的光刻胶层。
实施例二
本发明还提供了这一种半导体器件，包括：
第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区；
位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度最较其他第一区栅极的宽度大。
下面参看图2C和图2D对本发明的半导体器件进行示例性说明，其中，图 2C为半导体器件的截面示意图，图2D为半导体器件的平面示意图。
半导体器件包括第一导电类型的半导体衬底100。具体地，半导体衬底200 的可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、 GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
所述半导体衬底200为第一导电类型。需要理解的是，本申请中第一导电类型和第二导电类型泛指P型或N型，比如第一导电类型是P型，低掺杂P-型，高掺杂P+型其中之一，第二导电类型是N型，低掺杂N-型，高掺杂N+型其中之一。或者相反地，第一导电类型是N型，低掺杂N-型，高掺杂N+型其中之一，第二导电类型是P型，低掺杂P-型，高掺杂P+型其中之一。在本实施例中，所述半导体衬底100为第一导电类型，所述第一导电类型为P型。
在半导体衬底100上设置有第一区和第二区，所述第一区和所述第二区分别用来形成独立的晶体管。在所述第一区和所述第二区之间设置有隔离结构。为了节省半导体器件的面积，在本实施例中，第一区和第二区之间通过部分半导体衬底隔离，即第一区和第二区中的晶体管共用所述第一导电类型的半导体衬底 100。
位于所述半导体衬底100上的栅极结构包括位于第一区中的第一栅极结构 1100和位于第二区中的第二栅极结构1200。所述第一栅极结构1100包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构1200包括沿着远离所述第二区的方向并列设置的多个第二区栅极，所述第一区栅极和所述第二区栅极均为指状栅极，每一个指状栅极最终形成指状晶体管。指状晶体管在静电放电时开启，以释放静电电荷。由于第一区和第二区相邻晶体管在半导体衬底中也形成寄生晶体管，使得第一区中最靠近第二区的指状晶体管最容易开启，第二区中最靠近第一区的指状晶体管最容易开启，从而导致指状晶体管的不均匀开启。为此，将多个第一区栅极中距离所述第二区最近的第一区栅极的宽度设置为最大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度设置为最大，有效增加相应的指状晶体管的沟道宽度，减小开启速率，降低指状晶体管不均匀开启的几率。
示例性的，在多个第一区栅极中，距离所述第二区最近的第一区栅极的宽度最大，在其他第一区栅极中距离所述第二区较近的第一区栅极的宽度不小于距离所述第二区较远的第一区栅极的宽度；所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度最大，在其他第二区栅极中距离所述第一区较近的第二区栅极的宽度不小于距离所述第一区较远的第二区栅极的宽度。参看图2C和图 2D，在本实施例中，第一区栅极包括沿着远离所述第二区的方向并列设置的第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104；第二区栅极包括沿着远离所述第一区的方向并列设置的第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204。其中，第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104的宽度分别为D11、D12、D13和D14。第一区第一栅极1101 距离第二区最近，其他第一区栅极包括：第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104，其距离第二区的距离逐渐增大，相应的，第一区栅极(包括第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103 和第一区第四栅极1104)的宽度设置为：D11＞D12≥D13≥D14；同样；第二区第一栅极2101、第二区第二栅极2102、第二区第三栅极2103和第二区第四栅极 2104的宽度分别为D21、D22、D23和D24，第二区第一栅极2101距离第一区最近，其他第二区栅极包括：第二区第二栅极2102、第二区第三栅极2103和第二区第四栅极2104，其距离第一区的距离逐渐增大，相应的，第二区栅极(包括第二区第一栅极2101、第二区第二栅极2102、第二区第三栅极2103和第二区第四栅极2104)的宽度设置为：D21＞D22≥D23≥D24。
由于发生静电放电的过程中，不同区域晶体管内的多个指状晶体管往往发生不均匀开启的现象(如在第一区和第二区之间的相邻晶体管之间距离相邻区域较近的指状晶体管发生先开启而相距较远的指状晶体管后开启)。在本发明中，在半导体衬底上形成的栅极结构具有宽度变化的多个栅极，其中距离相邻晶体管区域较近的栅极的宽度不小于距离相邻晶体管区较远的栅极的宽度，使得在后续形成源漏极之后，多个栅极构成多个指状晶体管具有不同的沟道宽度，即距离相邻晶体管区较近的指状晶体管的沟道宽度不小于距离相邻晶体管区较远的指状晶体管的沟道宽度，调整了寄生晶体管的基极宽度，从而在发生静电放电的过程中，使得同一晶体管中栅极宽度较大的指状晶体管开启速度慢，栅极宽度较小的指状晶体管开启速度快，从而发生相邻区域的不同晶体管的放电时，在同一晶体管中的多个指状晶体管同时均匀开启，最终提升器件了的防静电能力。根据本发明的半导体器件的制造方法，仅需在现有工艺上设置图形化工艺过程中的光刻工艺就可以达到本发明的目的，制造工艺简单，节约成本。
示例性的，所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小。在本实施例中，参看图2C和图2D，所述多个第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104的宽度设置为：D11＞D12＞D13＞D14。同样，所述多个第二区栅极的宽度沿着远离所述第一区的方向逐渐减小，在本实施例中，继续参看图 2B，第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204的宽度设置为：D21＞D22＞D23＞D24。所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小，使得同一晶体管中靠近第二区栅极的指状晶体管开启速度慢，远离第二区栅极的指状晶体管开启速度快，从而发生相邻区域的不同晶体管的放电时，在同一晶体管中的多个指状晶体管同时均匀开启，最终提升器件了的防静电能力。根据本发明的实施例还包括位于所述半导体衬底100中的源漏极。源漏极包括位于第一区中的第一区源漏极1110和位于第二区中的第二区源漏极1120，所述第一区源漏极1110位于第一区中的第一栅极结构1100两侧。本实施例的半导体衬底采用第一导电类型为P型，源漏极的第二导电类型则设置为 N型，从而形成在第一区和第二区的晶体管为GGNMOS晶体管。需要理解的是，本实施例采用第一导电类型为P型，第二导电类型为N型仅仅是示例性地，第一导电类型为N型，第二导电类型为P型也适用于本发明。
具体的，在本实施例中，第一区源漏极1110位于第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104两侧，第二区源漏极1120位于第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204两侧，从而形成位于第一区中的与第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104 相对应的指状晶体管，以及位于第二区中的与第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极1204相对应的指状晶体管。由于第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104中，最靠近第二区的第一区第一栅极1101的宽度最大；以及第二区中的第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203 和第二区第四栅极1204中，最靠近第一区的第二区第一栅极2101的宽度最大，使之在第一区和第二区中形成的与各第一区栅极和第二区栅极对应的指状晶体管具有不同的沟道宽度，具体的沟道宽度与第一区栅极和第二区栅极的栅极宽度的变化趋势相同，即在第一区中最靠近第二区的指状晶体管具有最大的沟道宽度，在第二区中最靠近第一区的指状晶体管具有最大的沟道宽度。从而在寄生晶体管开启的过程中，使得在第一区中靠近第二区的指状晶体管开启速度变慢；在第二区中靠近第一区的指状晶体管开启速度变慢，最终抑制指状晶体管不均匀开启的现象，而实现同时开启，改善器件的静电保护能力。
示例性的，还包括设置在所述第一区和所述第二区之间环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。
示例性的，在形成所述源漏极之后，形成环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。在晶体管周围形成第一导电类型的环区用以将衬底电极接出；一方面将第一区和第二区之间的区域共用同一部分所述第一导电类型的环区，减少第一导电类型的环区所占据的面积，另一方面形成的第一导电类型的环区也减少了第一区和第二区寄生晶体管的形成的几率。
继续参看图2C和图2D，在半导体衬底200上还形成有环绕所述一区栅极 (包括第一区第一栅极1101、第一区第二栅极1102、第一区第三栅极1103和第一区第四栅极1104)和所述第一区源漏极1110以及第二区栅极(包括第二区第一栅极1201、第二区第二栅极1202、第二区第三栅极1203和第二区第四栅极 1204)和所述第二区源漏极1210的第一导电类型的环区130。在本实施例中，第一导电类型将环区130设置为P+型。
综上所述，根据本发明的半导体器件的制造方法、半导体器件和电子装置，由于在半导体衬底上形成的包含多个指状栅极的相邻两个晶体管中，靠近临近晶体管的指状栅极具有最大的宽度，调整寄生晶体管的基极宽度，从而在发生静电放电的过程中，避免靠近临近晶体管的指状晶体管过快开启而发生晶体管中多个指状晶体管不均匀开启的现象，提升了半导体器件的防静电能力。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
提供第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区；
形成位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度较其他第一区栅极的宽度大。
2.如权利要求1所述的制造方法，其特征在于，所述其他第一区栅极中距离所述第二区较近的第一区栅极的宽度不小于距离所述第二区较远的第一区栅极的宽度，所述其他第二区栅极中距离所述第一区较近的第二区栅极的宽度不小于距离所述第一区较远的第二区栅极的宽度。
3.如权利要求1所述的制造方法，其特征在于，所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小。
4.如权利要求1所述的制造方法，其特征在于，还包括：形成位于所述半导体衬底中的源漏极，所述源漏极包括位于第一区中的所述第一栅极结构两侧的源漏极和位于所述第二区中的所述第二栅极结构两侧的源漏极，所述源漏极为第二导电类型。
5.如权利要求3所述的制造方法，其特征在于，还包括：在形成所述源漏极之后，形成环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。
6.一种半导体器件，其特征在于，包括:
第一导电类型的半导体衬底，所述半导体衬底包括第一区和第二区；
位于所述半导体衬底上的栅极结构，所述栅极结构包括位于所述第一区中的第一栅极结构和位于所述第二区中的第二栅极结构，所述第一栅极结构包括沿着远离所述第二区的方向并列设置的多个第一区栅极，所述第二栅极结构包括沿着远离所述第一区的方向并列设置的多个第二区栅极，其中，所述多个第一区栅极中距离所述第二区最近的第一区栅极的宽度较其他第一区栅极的宽度大，所述多个第二区栅极中距离所述第一区最近的第二区栅极的宽度较其他第一区栅极的宽度大。
7.如权利要求6所述的半导体器件，其特征在于，所述其他第一区栅极中距离所述第二区较近的第一区栅极的宽度不小于距离所述第二区较远的第一区栅极的宽度，所述其他第二区栅极中距离所述第一区较近的第二区栅极的宽度不小于距离所述第一区较远的第二区栅极的宽度。
8.如权利要求6所述的半导体器件，其特征在于，所述第一区栅极的宽度沿着远离所述第二区的方向逐渐减小，所述第二区栅极的宽度沿着远离所述第一区的方向逐渐减小。
9.如权利要求6所述的半导体器件，其特征在于，还包括：位于所述半导体衬底中的源漏极，所述源漏极包括位于第一区中的所述第一栅极结构两侧的源漏极和位于所述第二区中的所述第二栅极结构两侧的源漏极，所述源漏极为第二导电类型。
10.如权利要求6所述的半导体器件，其特征在于，还包括设置在所述第一区和所述第二区之间环绕所述第一区和所述第二区的第一导电类型的环区，其中，在第一区和第二区之间的区域共用同一部分所述第一导电类型的环区。
CN201811167777.1A 2018-10-08 2018-10-08 半导体器件的制造方法、半导体器件 Pending CN111009522A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811167777.1A CN111009522A (zh) 2018-10-08 2018-10-08 半导体器件的制造方法、半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811167777.1A CN111009522A (zh) 2018-10-08 2018-10-08 半导体器件的制造方法、半导体器件

Publications (1)

Publication Number Publication Date
CN111009522A true CN111009522A (zh) 2020-04-14

Family

ID=70111144

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811167777.1A Pending CN111009522A (zh) 2018-10-08 2018-10-08 半导体器件的制造方法、半导体器件

Country Status (1)

Country Link
CN (1) CN111009522A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053859A (ko) * 1995-12-30 1997-07-31 김광호 정전기 방전 보호소자 및 그 제조방법
CN1230023A (zh) * 1998-03-24 1999-09-29 日本电气株式会社 带有保护电路的半导体器件
KR20000032032A (ko) * 1998-11-12 2000-06-05 김영환 정전 방전용 반도체장치 및 그의 제조방법
US20020130378A1 (en) * 2001-03-15 2002-09-19 Leonard Forbes Technique to mitigate short channel effects with vertical gate transistor with different gate materials
CN1495906A (zh) * 2002-07-08 2004-05-12 ���ǵ�����ʽ���� 具有侧向偏移存储节点的动态随机存取存储器单元及其制造方法
CN101339956A (zh) * 2007-07-03 2009-01-07 台湾积体电路制造股份有限公司 半导体装置
CN102903716A (zh) * 2011-07-29 2013-01-30 飞思卡尔半导体公司 组合的输出缓冲器和静电放电二极管器件

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970053859A (ko) * 1995-12-30 1997-07-31 김광호 정전기 방전 보호소자 및 그 제조방법
CN1230023A (zh) * 1998-03-24 1999-09-29 日本电气株式会社 带有保护电路的半导体器件
KR20000032032A (ko) * 1998-11-12 2000-06-05 김영환 정전 방전용 반도체장치 및 그의 제조방법
US20020130378A1 (en) * 2001-03-15 2002-09-19 Leonard Forbes Technique to mitigate short channel effects with vertical gate transistor with different gate materials
CN1495906A (zh) * 2002-07-08 2004-05-12 ���ǵ�����ʽ���� 具有侧向偏移存储节点的动态随机存取存储器单元及其制造方法
CN101339956A (zh) * 2007-07-03 2009-01-07 台湾积体电路制造股份有限公司 半导体装置
CN102903716A (zh) * 2011-07-29 2013-01-30 飞思卡尔半导体公司 组合的输出缓冲器和静电放电二极管器件

Similar Documents

Publication Publication Date Title
CN111755443B (zh) 集成电路单元及包括该集成电路单元的电子设备
US9455246B2 (en) Fin diode structure
US9780184B2 (en) Electronic device with asymmetric gate strain
US8530931B2 (en) Semiconductor device and method of manufacturing the same
US9059282B2 (en) Semiconductor devices having transistors along different orientations
US9236372B2 (en) Combined output buffer and ESD diode device
US20090315112A1 (en) Forming ESD Diodes and BJTs Using FinFET Compatible Processes
JP5389022B2 (ja) 静電放電保護デバイスおよびこれを含む半導体デバイスの製造方法
CN111863805A (zh) 集成电路及形成半导体结构的方法
US20180061824A1 (en) Electrostatic discharge protection structure and fabricating method thereof
US11502077B2 (en) Semiconductor devices having fin field effect transistor (FinFET) structures and manufacturing and design methods thereof
TW201724366A (zh) 半導體裝置及其製造方法
US11349025B2 (en) Multi-channel device to improve transistor speed
US10090325B1 (en) Circuit cells having separated gate electrodes
US10163892B2 (en) Silicon controlled rectifiers (SCR), methods of manufacture and design structures
US8912625B2 (en) Semiconductor-on-insulator device with asymmetric structure
US8735994B2 (en) Electrical-free dummy gate
CN109427762B (zh) 静电放电晶体管阵列装置
KR101887275B1 (ko) 반도체 장치 및 그 레이아웃 설계
CN111009522A (zh) 半导体器件的制造方法、半导体器件
TWI768388B (zh) 具有鰭件源極/汲極區及溝槽閘極結構之高壓電晶體
CN113192948A (zh) 半导体器件
CN108321120B (zh) 半导体器件及其制作方法、电子装置
CN113192949A (zh) 半导体器件
CN117727754A (zh) 半导体结构及静电保护电路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200414