CN102903716A

CN102903716A - 组合的输出缓冲器和静电放电二极管器件

Info

Publication number: CN102903716A
Application number: CN2012102630139A
Authority: CN
Inventors: M·A·斯托金格
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2011-07-29
Filing date: 2012-07-27
Publication date: 2013-01-30
Anticipated expiration: 2032-07-27
Also published as: CN102903716B; US20130026576A1; EP2551906A1; US9236372B2; JP2013033961A

Abstract

示范性实施例涉及组合的输出缓冲器和静电放电二极管器件。一种集成电路ESD保护电路（270）形成有包括栅控二极管（271）和输出缓冲器MOSFET（272）的组合器件，其中第一导电类型的体连结指（307）形成在衬底中且利用多个二极管多晶硅指（231、232）与第二导电类型的漏极区域（310）隔离开，多个二极管多晶硅指（231、232）与形成输出缓冲器MOSFET（272）的多个多晶硅栅极指（204、205）交插。

Description

组合的输出缓冲器和静电放电二极管器件

技术领域

本发明总体上涉及集成电路静电放电（ESD）保护器件及其操作方法。在一方面，本发明涉及使用输出缓冲器和二极管作为ESD保护器件的ESD保护电路。

背景技术

集成电路（IC）在制造过程中、在组装和测试期间或者在系统应用时可能经历ESD事件。一些芯片上（on-chip）ESD保护网络使用具有在输入/输出（I/O）焊盘与电源导轨之间的大ESD二极管的有源MOSFET（金属氧化物半导体场效应晶体管）导轨钳位保护方案。

图1以示意图形式示出用于保护I/O焊盘116的常规ESD保护电路100。ESD保护电路100连接到升压总线101、第一电源VDD 102、触发总线103、第二电源VSS 104和第三电源VSS_BULK 105。在ESD保护电路100中，导轨钳位器件117具有耦接在VDD 102和VSS 104之间的电流电极。虽然示为NMOS MOSFET晶体管，但是导轨钳位器件117可以是不同类型，例如PMOS晶体管、BJT（双极结晶体管）、SCR（硅控整流器）或GGMOS（栅极接地MOS）晶体管。ESD保护电路100还包括触发器电路118，触发器电路118耦接在升压总线101与VSS 104之间用于向导轨钳位晶体管器件117的栅极提供触发器信号119。也可以在触发总线103上提供其它钳位触发器信号。如图所示，第一二极管110耦接在VDD 102与I/O焊盘116之间，第二二极管112耦接在升压总线101与I/O焊盘116之间，第三二极管120耦接在I/O焊盘116与VSS 104之间。还有第一和第二二极管124、126以相反方向耦接在VSS与VSS_BULK之间以用于提供往返于半导体衬底的额外ESD保护。为了向CMOS（互补金属氧化物半导体）I/O电路提供ESD保护，ESD保护电路还包括耦接的PMOS（P型金属氧化物半导体）输出缓冲器晶体管114和NMOS（N型金属氧化物半导体）输出缓冲器晶体管122以驱动I/O焊盘116上的内部生成信号。输出缓冲器晶体管114、122的栅极分别接收前驱动器（predriver）信号PD.P、PD.N。

将意识到，可以调节ESD二极管110、120的尺寸以传导较大的ESD电流，其中在I/O焊盘116上的正ESD事件的情况下，ESD二极管110提供从I/O焊盘116至VDD的高电流ESD路径，在I/O焊盘116上的负ESD事件的情况下，ESD二极管120提供从VSS到I/O焊盘116的高电流ESD路径。在需要通过导轨钳位晶体管器件117从VDD分流高ESD电流到VSS的ESD事件期间（例如，相对于另一I/O焊盘，I/O焊盘116上正的ESD攻击（zap）），触发器电路118将来自于升压总线101的电压提供到导轨钳位晶体管器件117的栅极。ESD二极管112提供从I/O焊盘116经升压总线101至功率触发器电路118的单独电流路径。由于功率触发器电路118需要非常小的电流，所以ESD事件期间跨过ESD二极管112的电压降远小于跨过二极管110的电压降。以此方式，在ESD事件期间升压总线101通过触发器电路118向导轨钳位晶体管器件117的栅极提供比VDD电压102更高的电压，由此提供导轨钳位器件的提高的传导。升压总线101可以较窄，因为它需要传导非常小的电流。

ESD二极管110、112、120通常用形成在N重掺杂（N＋）有源扩散区和P重掺杂（P＋）有源扩散区之间的浅槽隔离（STI）二极管实现。虽然ESD二极管110、120可以分别从输出缓冲器晶体管114、122固有的漏极到体区（即N阱或P阱连结（tie））STI二极管形成，但是这样的固有STI二极管可能太过于电阻性而不能用一般的输出缓冲器物理布局提供健壮的ESD保护。结果，STI二极管110、120通常形成在与I/O单元分开的区域中，需要大的布局区域以在最小化它们的导通电阻的同时传导ESD电流的大部分，并且在缓冲器与STI二极管之间需要隔离防护环。在分开的区域中形成输出缓冲器和STI二极管还导致了金属布线和器件层平面布置的限制，由于更高的硅上耗散功率密度而减小了失效电流，并削弱了缓冲器件固有的STI二极管的ESD性能（低的导通电导率，高的导通延迟）。

因此，需要克服了本领域问题（诸如上面概述的那些）的改善的ESD保护器件及其操作方法。在参照下面的附图以及详细描述阅读了本申请的剩余部分之后，常规过程和技术的进一步限制和缺点将对本领域技术人员变得显然。

发明内容

本发明的一些示范性实施例可提供一种集成电路静电放电保护器件，包括：电源导体；导电焊盘；输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开。

本发明的另一些示范性实施例可提供一种集成电路器件，包括：第一导体；第二导体；第三导体；MOSFET晶体管，形成在第一导电类型的衬底区域中，该晶体管包括形成在该衬底区域中的栅电极以及第二导电类型的源极和漏极区域，其中该漏极区域耦接到该第一导体，该衬底区域耦接到该第二导体，该源极区域耦接到该第三导体，该栅电极在该衬底区域上形成有导电栅极指，该导电栅极指分隔开该源极和漏极区域；以及二极管，形成在与该MOSFET晶体管相同的该衬底区域中且耦接在该第一导体和该第二导体之间，该二极管包括：形成在该衬底中的该第一导电类型的体连结区域，以及该MOSFET晶体管的第二导电类型的漏极区域，其中二极管指与该栅极指平行地形成在该衬底区域上从而将该体连结区域与该MOSFET晶体管的漏极区域分隔开。

本发明的又一些示范性实施例提供一种形成半导体器件的方法，包括：提供第一半导体衬底；在该第一半导体衬底中形成第一导电类型的第一阱区；在该第一阱区的至少一部分上形成图案化栅电极指层和图案化二极管指层；在该第一阱区中且邻近该图案化栅电极指形成相反的第二导电类型的源极和漏极区域，由此限定输出缓冲器晶体管；在该第一阱区中且邻近该图案化二极管指层形成该第一导电类型的体连结区域，由此限定该体连结区域和该漏极区域之间的栅控二极管，使得该栅控二极管与该输出缓冲器晶体管并联地耦接；以及形成一个或更多导电层从而将该体连结区域连接到电源导体且将该漏极区域连接到导电焊盘。

附图说明

在结合下面的附图考虑下面的详细描述时，可以理解本发明及其许多目的、特征和所获得的优点，附图中：

图1示出常规ESD保护电路的简化电路示意图；

图2示出根据本发明的一些实施例，形成有交插的晶体管和二极管多晶硅区域的PMOS-栅控二极管组合器件的平面图；

图3示出图2中的PMOS-栅控二极管组合器件的部分剖视图；

图4示出根据本发明的一些实施例，形成有交插的晶体管和二极管多晶硅区域以及可选的定义漏极侧RPO区域的掩模的NMOS-栅控二极管组合器件的平面图；

图5示出图4中的NMOS-栅控二极管组合器件的部分剖视图；

图6示出具有定义漏极和源极侧电阻器区域的第一备选RPO掩模的NMOS-栅控二极管组合器件的部分剖视图；

图7示出具有定义漏极侧电阻器区域的第二备选RPO掩模的NMOS-栅控二极管组合器件的部分剖视图；

图8示出根据本发明的一些实施例，将输出缓冲器和栅控二极管组合器件交插的所选布局的好处；以及

图9示出根据本发明的一些实施例，制造组合的输出缓冲器和栅控二极管的示例性工艺流程。

具体实施方式

将描述用于保护集成电路的I/O焊盘单元的静电放电（ESD）保护器件以及相关的操作和制造方法，其中ESD保护器件包括输出缓冲器晶体管和栅控二极管的组合，通过将多指型栅极和二极管多晶硅层与体连结区（body tie region）交插而使得一个或更多二极管体连结区通过交插的二极管多晶硅层与晶体管漏极区（或多个漏极区）隔离从而形成高性能栅控二极管，该组合完全形成在同一布局区域中。在一些实施例中，ESD保护电路使用输出缓存器晶体管的固有漏极-体区二极管来形成ESD二极管。在另一些实施例中，额外的体连结扩散区形成得邻近于输出缓冲器晶体管的源极扩散区，而没有隔离区域（STI）在两个扩散区之间，由此形成毗接的源极-体连结二极管。通过使用输出缓冲器晶体管的固有漏极-体区二极管和栅控二极管作为主要ESD二极管，与单独安置的STI二极管相比，以减小的布局面积要求形成更高性能的ESD二极管。如这里所公开的那样，体连结区域可以位于衬底中，使用多指型栅极和二极管多晶硅层作为注入或扩散掩模来限定各插入图案以将体连结区域均匀地分布于整个MOSFET布局上。以此方式，输出缓冲器晶体管的有源区域中的所选漏极区域在输出缓冲器晶体管与二极管之间被共享，所插入的二极管结（体连结区域）的数量/频率取决于与输出缓冲器晶体管的尺寸相对比的所需的ESD二极管强度，其通常由输出缓冲器晶体管的驱动强度要求来定义。

现在将参照附图详细描述本发明的各种示范性实施例。虽然在下面的描述中阐述了各种细节，但是将意识到，可以实践本发明而没有这些特定细节，可以对这里描述的本发明作出许多因实施而异的决定以实现器件设计者的特定目的，诸如顺应工艺技术或设计相关的约束，其将在实施之间变化。虽然这样的开发努力可能是复杂和耗时的，但是对于受益于本公开的本领域普通技术人员而言仍旧是例行事务。例如，参照半导体器件的简化剖视图描绘了所选择的方面，而没有包括每个器件特征或几何构型以避免限制或模糊本发明。这样的描述和代表被本领域技术人员用来向本领域其他技术人员描述和转达他们的工作的实质。此外，尽管这里描述了特定的示例性材料，但是本领域技术人员将意识到，可以用具有类似属性的其它材料来代替而没有任何功能损失。还将注意，贯穿本具体实施方式部分，将形成和去除某些材料以制造半导体结构。在下面没有详细描述形成或去除这样的材料的具体工序时，意指对于本领域技术人员而言用于生长、沉积、去除或以其它方式形成适当厚度的这样的层的常规技术。这样的细节是公知的且不视为对于教导本领域技术人员如何制造或使用本发明而言是必需的。

现在参照图2，示出PMOS-栅控二极管组合器件的平面图200，在右边示为ESD保护器件270，器件270形成有与PMOS输出缓冲器晶体管272并联耦接的栅控二极管271，晶体管272具有耦接到VDD的第一电流电极、耦接到I/O焊盘的第二电流电极和接收来自前驱动器电路（未示出）的前驱动器信号PD.P的控制电极。如平面图200中所示，ESD保护器件270通过将PMOS输出缓冲器晶体管272形成为多指型MOSFET器件而形成，多指型MOSFET器件布置有通过多晶硅栅极层210彼此分隔开的交替的源极（S）和漏极（D）衬底区域，多晶硅栅极层210具有多个栅极多晶硅指201-213。此外，栅控二极管271形成有多个体连结衬底区域（B），其位于漏极区域旁边且通过形成与栅极多晶硅指201-213平行地布置的二极管多晶硅指221、222、231、232、241、242、251、252、261、262的二极管多晶硅层220、230、240、250、260而与漏极区域隔离，由此形成漏极（D）与体（B）区域之间的栅控结（二极管）。虽然不要求，但是还可以有与源极（S）区域相邻或毗接地形成的体连结衬底区域，该源极（S）区域定位在漏极区域横向旁边且通过晶体管多晶硅层（例如201、202）与漏极区隔离，由此在PMOS输出缓冲器晶体管272的体和漏极之间形成额外的毗接的源极-体连结二极管。

如图所示，通过限定与多个平行二极管多晶硅层220、230、240、250、260交插的多指型晶体管多晶硅层210，多指型栅控二极管271和MOSFET输出缓冲器件272形成在同一布局区域中，由此提供节省面积的输出缓冲器晶体管布局。虽然所示的ESD保护器件270包括十三个并联连接的晶体管和十个并联连接的侧旁二极管，但是将理解，取决于期望的与MOSFET的尺寸相对比的ESD二极管强度，可以调整相对于晶体管多晶硅指的数量所插入的二极管多晶硅指（和相关联的体连结区域）的数量或频率。此外，输出缓冲器晶体管示为用多指型栅极多晶硅结构210中的多个较小的并联连接的晶体管实现，多指型栅极多晶硅结构210与五个单独的多指型二极管多晶硅结构220、230、240、250、260交插。然而，将理解，多指型二极管多晶硅结构可以形成为单个多指型二极管多晶硅结构，只要对于不同的二极管多晶硅结构没有不同的电压要求的话。反之，多指型栅极多晶硅结构210可以用多个单独的多指型栅极多晶硅结构实现，这将例如允许MOSFET的驱动强度划分或者通过用多个前驱动器信号PD.P选择性驱动每个栅极多晶硅结构实现用于转换速率（slew rate）控制的交错导通。分开的多指型栅极多晶硅结构还将允许通过将一个或更多栅极指连接到VDD而“任选地剔除（optioned-out）”它们，如果不是需要所有可用的并联晶体管以实现输出焊盘上的所需信号驱动强度的话。

对于另外的细节，现在参照图3，图3示出用于图2所示的ESD保护电路270中的PMOS-栅控二极管组合器件300的部分剖视图。PMOS输出缓冲器晶体管272实施为用n阱302和p型衬底301形成的集成电路，且包括多个并联连接的晶体管T1、T2、T3等，这些晶体管具有对应的多个栅极多晶硅指203-205。栅控二极管271也形成于n阱302之上，多个并联连接的二极管（例如331、332）具有对应的多个二极管多晶硅指231、232。如图所示，栅极多晶硅指和二极管多晶硅指定位得以平行指的交替图案彼此交插，二极管多晶硅指在栅极多晶硅指侧面与之相邻。此外，因为二极管多晶硅指没有相同的电性能要求，所以二极管多晶硅指可以具有比栅极多晶硅指更小的宽度尺寸，但是任何期望的特征宽度可以用于不同的多晶硅指。

每个栅极多晶硅指（例如203、204、205）限定具有耦接到VDD的第一电流电极（例如P＋源极区域310及其相关联的硅化物层318）、耦接到I/O焊盘的第二电流电极（例如P＋漏极区域309及其相关联的硅化物层317）和被耦接以接收前驱动器信号PD.P的栅极电极（例如栅极指203及其相关联的硅化物层316）的晶体管（例如T1、T2、T3）。类似地，每个二极管多晶硅指（例如222、231、232）限定二极管（例如D1、D2、D3）。例如，二极管多晶硅指231限定第一二极管D2331，第一二极管D2331具有耦接到I/O的第一电流电极（例如P＋漏极区域312及其相关联的硅化物层319）和耦接到VDD的第二电流电极（例如N＋体区域307及其相关联的硅化物层320），由此形成p型区域（例如P＋漏极区域312）与n型区域（例如N阱302）之间的P-N结。另外的并联连接的二极管（例如D3332）可以通过将第二p型区域（例如P＋漏极区域313）形成得通过另一二极管多晶硅指232与n型区域307分隔开而从同一n型区域（例如N阱302）形成，由此限定具有耦接到I/O的第一电流电极（例如P＋漏极区域313及其相关联的硅化物层321）和耦接到VDD的第二电流电极（例如N＋体区域307及其相关联的硅化物层320）的二极管D3332。虽然二极管多晶硅指示为未连接到任何电极的浮置元件，但是并不一定是该情况，因为如果对于控制或改变相关二极管的电性能而言需要的话，二极管多晶硅指可以连接到基准电压（例如VDD）或者任何其它信号线。在一些实施例中，p衬底301耦接到图1的VSS_BULK 105。

所示的PMOS-栅控二极管组合器件300包括将N阱302连接到VDD的多个体连结（body tie），诸如为晶体管T1-T3提供体连结且毗接P＋源极区域310-311、314并通过硅化物层318、322耦接到VDD的N＋扩散区域306、308。这些N＋扩散区域306、308限定晶体管T1-T3中的每个固有的二极管（未示出）。这些二极管通过一方面的N＋体连结扩散区域（例如306）和N阱302与另一方面的分别用作毗接的源极-体连结输出缓冲器晶体管T1、T2的每个的漏极的P＋扩散区域（例如309、312）之间的P-N结形成。然而，一些实施例不包括源极区域之间的体扩散区域306、308，在该情况下单个源极区域可以被晶体管（例如T1、T2）共享，由此提供更小的布局。

图3还示出侧旁的栅控二极管331、332关于二极管多晶硅指（例如231、232）被限定且用虚线示出。这些栅控二极管331、332通过一方面的N＋体区域（例如307）和N阱302与另一方面的分别用作相邻的输出缓冲器晶体管T2、T3的漏极的P＋扩散区域312、323之间的P-N结形成。在制造过程中，用于栅控二极管（例如331、332）的P-N结通过制造具有相反导电类型且通过二极管多晶硅指彼此隔离的漏极和体连结“指”区域而形成，利用重复插入图案将二极管多晶硅指均匀分布于整个MOSFET布局上从而漏极区域在晶体管与二极管元件之间被共享。这样的组合器件固有的整个漏极到体（drain-to-body）侧旁二极管（lateral diode）形成强的ESD二极管。以示例方式，二极管331提供从I/O连接（经P＋漏极区域312）到VDD（经N＋体区域307）的ESD电流路径，其中电流经硅化物层319流至P＋漏极区域312，穿过由P＋漏极区域312和N阱302形成的P-N结，继续在N阱中流到N＋体连结扩散区307，然后通过硅化物层320流到VDD。采用该放电路径，总二极管电阻低于穿透STI区域附近的更深区域所需的电阻。

除了形成如图2-3所示的具有PMOS输出缓冲器晶体管的ESD保护器件之外，本发明的一些实施例还可以通过在p型衬底或阱区域中形成晶体管，颠倒扩散区的导电类型并用VSS代替VDD而用NMOS输出缓冲器晶体管实现。为了提供示例性实施，现在参照图4，图4示出NMOS-栅控二极管组合器件的平面图400，在右侧示为用与NMOS输出缓冲器晶体管452并联耦接的栅控二极管451形成的ESD保护器件450，NMOS输出缓冲器晶体管452具有耦接到I/O焊盘的第一电流电极，耦接至VSS的第二电流电极以及用于接收来自前驱动器电路（未示出）的前驱动器信号PD.N的控制电极。如平面图400所示，ESD保护器件450通过形成交插的晶体管栅极多晶硅指401-407以及二极管多晶硅指421、422、431、432、441、442而制成。多指型NMOSFET器件452布置有通过多晶硅栅极层410彼此分隔开的交替的源极（S）和漏极（D）衬底区域，多晶硅栅极层410具有多个栅极多晶硅指401-407。此外，栅控二极管451形成有多个体连结衬底区域（B），其位于漏极区域旁边且通过二极管多晶硅层420、430、440与漏极区域隔离，由此形成漏极（D）与体（B）区域之间的栅控结（二极管）。

虽然不要求，但是ESD保护器件450可以制造为包括在NMOS输出缓冲器晶体管452与I/O焊盘之间的漏极侧电阻器元件453。为此，NMOS-栅控二极管组合器件的平面图400示出提供可选的掩模元件411-417来限定衬底中的一个或更多漏极侧电阻器保护氧化物（RPO）区域，其用于防止在这些区域中形成硅化物，由此增大它们的欧姆电阻。通过在漏极侧扩散区域上形成单独的掩模元件411-417作为交插掩模指图案，漏极侧电阻器元件453有效地形成在耦接到I/O焊盘的第二电流电极与接收前驱动器信号PD.N的控制电极之间。

对于额外细节，现在参考图5，其示出与图4所示的ESD保护电路450对应的NMOS-栅控二极管组合器件500的部分剖视图。在利用公共p型衬底501的所选CMOS实施方式中，NMOS-栅控二极管组合器件500包括形成在p阱503中的NMOS输出缓冲器晶体管452和栅控二极管451，p阱503又位于形成于p型衬底501中的深n阱502之上。在一些实施例中，p衬底501耦接到图1的VSS_BULK 105。此外，p阱503可以形成为隔离p阱（IPW），其与I/O设计一起用于提供VSS与VSS_BULK总线之间的噪声隔离。如将意识到的那样，p阱503可以通过提供围绕缓冲器的n阱环而与p衬底501完全隔离，从而形成IPW桶（tub）。NMOS输出缓冲器晶体管452包括多个并联连接的晶体管（例如T1、T2），其具有形成在p阱503之上的对应多个栅极多晶硅指402-403。栅控二极管451也在p阱503之上形成有多个并联连接的二极管（例如521、522），其具有对应多个二极管多晶硅指431、432。如所示，栅极和二极管多晶硅指定位得彼此交插成平行指的交替图案，平行指包括与栅极多晶硅指横向相邻的二极管多晶硅指。结果，每个栅极多晶硅指（例如402）限定具有耦接到I/O焊盘的第一电流电极（例如N＋漏极区域508及其相关联的硅化物层514）、耦接到VSS的第二电流电极（例如N＋源极区域509及其相关联的硅化物层516）和耦接来接收前驱动器信号PD.N的栅电极（例如栅极指402及其相关联的硅化物层513）的晶体管（例如T1）。类似地，每个二极管多晶硅指（例如431）限定具有耦接到I/O的第一电流电极（例如N＋漏极区域510及其相关联的硅化物层518）和耦接到VSS的第二电流电极（例如P＋体区域507及其相关联的硅化物层519）的二极管（例如D2），由此从在p型区域（例如p阱503）与n型区域（例如N＋漏极区域510）之间的P-N结限定侧旁二极管。再一次地，二极管多晶硅指示为浮置元件，但是它们可以连接到基准电压（例如VSS）或者任何其它信号线，如果期望控制或者改变相关联的二极管的电性能的话。在一些实施例中，NMOS输出缓冲器晶体管452的源极端子和体端子可以彼此电隔离。在这样的实施例的一个示例中，P＋体区域（例如507）及其相关联的硅化物层（例如519）可以不耦接到VSS，如图5所示，而耦接到另一电源导轨，例如VSS_BULK，以提供I/O与VSS_BULK之间的ESD二极管。

在一些实施例中，NMOS-栅控二极管组合器件500可包括形成在晶体管漏极区域中的漏极侧电阻器元件以用于控制流经NMOS输出缓冲器晶体管452的电流，从而在ESD事件期间提供多指型NMOS输出缓冲器晶体管452固有的多个双极结晶体管指的更均匀的导通（“骤回”）。以示例方式，包括栅极指403的NMOS T2固有的双极结晶体管指由N＋区域509（“发射极”）、p阱503（“基极”）和N＋区域510（“集电极”）形成。虽然不一定需要电阻器元件，但是它们可以利用多种不同制造技术中的任何一种来被插置。例如，图4示出掩模元件411-417可以在硅化物形成之前形成在漏极区之上，由此在掩模元件411-417之下的衬底中限定一个或更多漏极侧电阻器保护氧化物（RPO）区域。掩模元件的该使用示于图5中，图5示出多个分开图案化的掩模元件412-414由图案化氧化物层形成在衬底上以覆盖N＋漏极区域508、510、511的一部分从而防止衬底硅化物层514-520形成在图案化掩模元件412-414所位于的部分。特别地，第一电阻性元件形成于在连接到I/O端子的硅化物层514和与栅电极402相邻的在N＋漏极区域508中的硅化物层515之间的N＋漏极区域508的未硅化部分中。类似地，第二电阻性元件形成于在连接到I/O端子的硅化物层518和与栅电极403相邻的在N＋漏极区域510中的硅化物层517之间的N＋漏极区域510的未硅化部分中。通过将图案化掩模元件（例如412、413、414）定位于N＋漏极区域508、510、511的每个内，两个硅化物层（例如514和515）形成在每个漏极区域中，有在晶体管栅极旁边的相邻硅化物层（例如515）和与晶体管栅极旁边的硅化物层515分隔开的I/O端子硅化物层（例如514）。

如将理解的那样，N＋漏极区域的未硅化部分的宽度可以经调节和控制以增大或减小所插入的漏极侧电阻器元件的值，由此减小或增大流经NMOS输出缓冲器晶体管452的电流。在一些实施例中，漏极侧电阻器元件通过在制造工艺中不使用掩模元件411-417而被有效地去除。在另一些实施例中，掩模元件411-417的长度可以在晶体管栅极之上朝向源极区域延伸以进一步增大与每个晶体管相关联的电阻值。在其中掩模元件交叠漏极和栅极元件的器件中，可以获得固有双极结晶体管的优异骤回性能，因为省略与晶体管栅极（例如402）相邻的硅化物层（例如515、517）可以增强沿整个晶体管指均匀的导通（晶体管的“微镇流（micro ballasting）”）。然而，可以有与在栅极（例如402）与RPO（412）之间保留窄的硅化物层（例如515）相关联的设计益处，因为MOSFET晶体管和RPO电阻器可以在设计原理图和网表（netlist）中作为两个单独器件对待。通常，其中RPO掩模元件交叠漏极和栅极元件的漏极镇流MOSFET器件不能简单地作为MOSFET晶体管与串联RPO电阻器的组合对待。将需要与布局对原理图（LVS）检查、布局设计规则检查（DRC）以及描述这样的器件的电行为的紧凑模拟（compact modeling）相关的专用设计套件。

大RPO掩模元件的该使用示于图6中，图6示出NMOS-栅控二极管组合器件600的部分剖视图，根据限定漏极和源极侧电阻器区域的交替RPO掩模形成多个分开图案化的掩模元件610-612。在p衬底601中的深n阱602中形成p阱603和用注入的P＋和N＋区域607、608以及侧壁间隔物609限定图案化栅电极606之后，形成交替的RPO掩模元件610-612以在每个晶体管（例如T1）的N＋源极和漏极区域608的未硅化部分中限定电阻性元件。在制造序列中，图案化掩模元件（例如610）在硅化之前形成为覆盖部分N＋漏极区域、全部栅极层606以及部分N＋源极区域608，但是如虚线所示，掩模元件610-612可以在形成电极接触层之前被去除，从而I/O、前驱动器和VSS线可以连接到NMOS-栅控二极管组合器件，有或没有接触硅化物层被形成。在器件制造的该阶段图案化掩模元件610-612的该使用防止了衬底硅化物层614形成在图案化掩模元件610-612所位于的部分。结果，第一串联连接的电阻性元件形成于在连接到I/O端子的硅化物层614与栅电极606之间的N＋漏极区域608的未硅化部分中，第二串联连接的电阻性元件形成在未硅化的栅电极606中，第三串联连接的电阻性元件形成于在连接到VSS端子的硅化物层614与栅电极606之间的N＋源极区域608的未硅化部分中。然而，图案化掩模元件610-612的安置可以被控制从而侧旁栅控二极管621、622不受影响。

使用图案化掩模元件来限定电阻元件的又一示例示于图7中，图7示出NMOS-栅控二极管组合器件700的部分剖视图，根据限定漏极侧电阻器区域的交替RPO掩模形成多个分开图案化的掩模元件701-703。如图6那样，交替的RPO掩模元件701-703形成在p阱603（以及下面的n阱602和p衬底601）和具有侧壁间隔物609的图案化栅电极606上以覆盖注入N＋漏极区域608的一部分和栅电极606的一部分从而在每个晶体管（例如T1）的栅电极606和N＋漏极区域608的未硅化部分中限定电阻性元件。为此，图案化掩模元件（例如701）在硅化之前形成以覆盖部分N＋漏极区域和部分栅极层606。如虚线所示，掩模元件701-703可以在形成电极接触层之前被去除，从而I/O、前驱动器和VSS线可以连接到NMOS-栅控二极管组合器件，有或没有形成接触硅化物层。在器件制造的该阶段图案化掩模元件701-703的该使用防止了栅极硅化物层704和衬底硅化物层705形成在图案化掩模元件701-703所位于的部分，由此在连接到I/O端子的硅化物层705与栅电极606之间的N＋漏极区域608的未硅化部分中形成第一串联连接的电阻性元件。此外，第二串联连接的电阻性元件形成在栅电极606中在栅极硅化物层704不位于的区域。再一次地，图案化掩模元件701-703的安置可以被控制从而侧旁栅控二极管721、722不受影响。

漏极被图案化掩模元件覆盖的程度由漏极覆盖尺度X_D限定，源极覆盖程度由源极覆盖尺度X_S限定。如将理解的那样，源极或漏极区域的最小覆盖将由任何给定制造工艺的最小设计规则的限制，但是应控制为允许随后形成的硅化物层提供对衬底的良好欧姆接触。

如这里公开的那样，ESD保护器件使用组合的输出缓冲器和栅控二极管集成电路结构，其具有形成在共用布局区域中的多指型MOSFET器件和多指型二极管器件，交替的源极和漏极区域被栅极多晶硅指分隔开，体连结区域插入在漏极区域旁边且通过二极管多晶硅指与其隔离从而形成漏极和体区域之间的栅控二极管。因为输出缓冲器和ESD二极管可以形成在共用布局区域中而不是在要求单独防护环结构的单独区域中，所以所公开的ESD保护器件通过提供具有减小的布局面积要求的ESD保护电路而提供一个或更多优点。为了示出布局益处，参照图8，图8示出用于实施图1的具有常规输出缓冲器和STI二极管结构的ESD保护电路的集成电路布局810。如布局810所示，组元晶体管元件（例如M1、PMOS、NMOS）和二极管元件（例如A1、A2、B、C、D）每个都形成在单独布局区域中且连接到它们各自的电压、信号和/或焊盘连接线（landing）（例如焊盘连接线、VSS_BULK 812、VSS 813、触发器814、VDD 815和升压线路816）。特别地，PMOS输出缓冲器晶体管（PMOS）常规形成在与ESD二极管（A1）分开的布局区域中，NMOS输出缓冲器晶体管（NMOS）常规形成在与ESD二极管（B）分开的区域中。然而，通过在共用布局与中形成具有多指型MOSFET器件和多指型二极管器件的组合输出缓冲器和栅控二极管的集成电路结构，消除了对缓冲器和二极管区域之间的水平防护环的需要。用交插输出缓冲器和栅控二极管的组合器件的集成电路布局820示出所导致的对布局面积要求的减小，其中PMOS输出缓冲器晶体管（PMOS）和相关联的ESD二极管（A1）形成在同一布局区域中。此外或者替代地，NMOS输出缓冲器晶体管（NMOS）和相关联的ESD二极管（B）可以形成在同一区域中。如布局图820所示，钳位器件M1和二极管元件（例如A2、C、D）每个都形成在单独布局区域中且连接到它们各自的电压、信号和/或焊盘连接线（例如焊盘连接线、VSS_BULK 822、VSS 823、触发器824、VDD 825和升压线路826）。然而，PMOS输出缓冲器和ESD二极管A1在第一共用布局区域中形成为连接到焊盘连接线和VSS 823，而NMOS输出缓冲器和ESD二极管B形成在第二共用布局区域中从而连接到焊盘连接线和VDD 825。该方案也消除了对跨过防护环将缓冲器连接到I/O焊盘的额外金属层的需要。

还可以从所公开的ESD保护器件导致性能益处，注入与STI二极管相比通过减小栅控ESD二极管的有效电阻导致的改善的ESD性能。因为与独立二极管相比可以使MOSFET和栅控二极管之间共用的漏极金属指更宽，所以寄生金属电阻也可以减小。与独立ESD二极管相比，所公开的ESD保护器件还提供更高的失效电流，因为二极管指在大面积上展开，由此减小耗散功率密度并提高由于ESD期间的自加热引起的热失效点。此外，所公开的具有栅控二极管的ESD保护器件与缓冲器件固有的常规STI二极管（漏极-体结）相比提供改善的性能（高的导通电导、低的导通延迟），且与简单周边体连结相比具有减小的对锁定（latchup）的敏感性，这源自于所公开的ESD保护器件中的额外体连结区域，其改善了缓冲器的整个体带（bodystrapping）。

根据本发明的各种实施例，通过将多指型输出缓冲器晶体管与具有二极管多晶硅指的多指型栅控二极管器件交插而提供一种改善的ESD保护器件，二极管多晶硅指将衬底中的漏极区域与体结区域隔离开。虽然有许多不同的制造工艺能用于形成所公开的ESD保护器件，但是图9示出根据本发明一些实施例制造组合的输出缓冲器和栅控二极管的示例性工艺流程900。虽然制造序列的一些实施例示于图9中，但是将理解，所示步骤的序列可以被修改、减少或增多而与本发明的公开一致。例如，步骤中的一个或更多可以任选地被包括或排除。因此，将理解，可以如按图9所示的顺序执行相同序列的步骤那样想到本发明的方法，但是步骤也可以并行地、按不同顺序、或者如被组合的独立操作那样执行。

如图所示，方法始于在步骤901处取决于制造的输出缓冲器的类型，提供其中形成n阱和/或p阱的衬底。例如，当形成图3所示的PMOS-栅控二极管组合器件300时，半导体衬底可由具有第一导电类型杂质的材料形成，诸如在预定的p掺杂水平（例如大约1E15cm-3）的p型衬底层301，但是任何期望的掺杂剂类型和/或浓度可以被使用。如将理解的那样，衬底301可以形成为块体半导体衬底、绝缘体上半导体（SOI）型衬底（其中利用外延半导体生长和/或选择性掺杂技术形成一个或更多额外半导体层和/或阱区域）、或者任何半导体材料，例如包括Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其它III/V或II/VI化合物半导体或它们的任意组合，单独地或者与外延层（例如p型外延层）组合。因此，本发明不限于任何特定衬底类型。在衬底301中，n阱区域302可以形成为至少用于有源PMOS器件区域。n阱302可以通过利用掩模以预定注入能量和掺杂剂浓度选择性扩散或注入n型杂质到衬底301中而由具有第二导电类型杂质的材料形成，从而位于将包含后面形成的PMOS晶体管和门控二极管的足够深度处。

在步骤902，栅电介质形成于衬底之上，接着是在栅电介质层之上形成多晶硅层。参照图3的示例，栅电介质层303可以通过利用化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、物理气相沉积（PVD）、原子层沉积（ALD）、热氧化或者以上的任意组合在半导体衬底上沉积或生长绝缘体或电介质（例如二氧化硅、氮氧化物、金属氧化物、氮化物等）而形成。

在步骤903，导电层304利用CVD、PECVD、PVD、ALD或者它们的任意组合在栅电介质层上形成或沉积至预定厚度，但是可以使用其它制造方法。导电层304可以由多晶硅或者掺杂或未掺杂非晶硅或硅锗层形成，但是可以使用其它材料。此外，导电层304可以通过沉积一个或更多金属层或者其它导电材料而由基于金属的层形成，单独地或者与多晶硅层组合，随同更特殊的处理，如选择性沉积/外延或直接束写入。

在步骤904，栅电介质和多晶硅层被图案化和选择性蚀刻以限定多晶硅栅极层210和分隔开但交插的二极管多晶硅层220、230、240、250、260，多晶硅栅极层210具有多个栅极多晶硅指201-213，二极管多晶硅层220、230、240、250、260具有多个二极管多晶硅指221-222、231-232、241-242、251-252、261-262。将理解，任何期望的图案和蚀刻工艺可以用于在半导体衬底上形成图案化多晶硅栅极和二极管指，包括在多晶硅层304上施加和图案化光致抗蚀剂，但是也可以使用多层掩模技术。作为形成栅控二极管多晶硅层220、230、240、250、260的替代，RPO掩模元件可以形成在与栅控二极管多晶硅层相同的衬底区域中从而通过避免预期二极管的结的硅化而有效地形成在注入漏极与体指区域之间的侧旁二极管结。

在形成图案化多晶硅栅极和二极管指之后，多个单独的注入掩模和注入工艺被用于（步骤905）形成接触区域305-314，包括N＋区域305-308和P＋区域309-314，或者在图案化多晶硅栅极和二极管指的侧壁上形成侧壁间隔物315之前，或者在其之后。例如，轻掺杂源极/漏极区域（未示出）可以利用一个或更多掩模和注入步骤注入在图案化多晶硅栅极和二极管指周围，接着是侧壁间隔物315的形成以及然后N＋区域305-308和P＋区域309-314的注入。当形成侧壁间隔物315时，电介质层（例如硅氧化物或硅氮化物）可以生长或沉积于衬底和图案化多晶硅栅极和二极管指之上。然后电介质层可以利用一个或更多各向异性蚀刻工艺被选择性蚀刻从而形成侧壁间隔物315，包括干法蚀刻工艺（诸如反应离子蚀刻、离子束蚀刻、等离子体蚀刻、激光蚀刻）、湿法蚀刻工艺（其中化学蚀刻剂被采用）或者它们的任意组合。在形成侧壁间隔物315之后，可以通过利用注入掩模（未示出），使用预定注入能量和掺杂剂浓度，选择性注入n型杂质到n阱区域302中至预定深度以形成栅控二极管的体区域，而与二极管多晶硅指相邻地形成N＋区域305、307。此外，可以利用注入掩模（未示出）与n阱区域302中打算的源极区域相邻地注入n型杂质以形成每个晶体管T1-T3固有的二极管（未示出）的体区域，来形成N＋扩散区306、308。以类似方式，P＋区域309-314可以通过利用注入掩模（未示出），使用预定注入能量和掺杂剂浓度，选择性注入p型杂质到n阱区域302中至预定深度以形成PMOS晶体管的源极和漏极区域，来形成。

在步骤906，一个或更多硅化掩模层可以选择性形成在衬底之上以限定ESD保护器件中的电阻器元件。如绕过步骤906的虚线所示，硅化掩模形成步骤不是所有实施例都要求的，而是提供一种需要时在衬底和/或栅极的未硅化部分中限定电阻性元件的途径。参照图4-5的示例，图案化掩模元件412-414可以通过沉积氮化物或氧化物层来形成，该氮化物或氧化物层被选择性图案化和蚀刻以覆盖N＋漏极区域508、510、511的预定部分从而防止衬底硅化物层514-520形成在图案化掩模元件412-414所位于的部分。

在步骤907，硅化物层可以形成在适当的源极/漏极区域和图案化多晶硅栅极和二极管指上。参照图3，硅化物的选择性形成通过沉积一个或更多金属层于暴露的半导体衬底以及图案化多晶硅栅极和二极管指之上来形成，诸如通过利用毯式或溅射沉积工艺来形成金属层，该金属层将用于在暴露的栅极和衬底区域（诸如暴露的源极/漏极和体区域）上形成硅化物。第一金属层与下面的半导体材料形成硅化物区域316-322的反应通过进行初始快速热退火步骤，接着是湿法清洁步骤以从电介质区域（例如间隔物和槽区域）去除未反应金属，然后接着是可选的二次退火步骤，来促成。退火可以是例如快速热处理、炉退火、尖峰退火或激光退火。在一些实施例中，退火工艺的时间和温度被控制以使第一金属层中的金属与下面的源极/漏极区域中的多晶硅或者其它半导体材料反应，但不与侧壁间隔物材料315反应。退火之后，第一金属层的任何未反应部分用适当的金属蚀刻诸如Piranha湿法清洁工艺来选择性去除。

在步骤908，形成一个或更多金属化层以限定ESD保护器件的端子。参照图3的示例，一个或更多后端处理可用于形成到N＋和P＋305-314和硅化物区316-322的电极接触,通过沉积一个或更多电介质或掩模层，其然后被图案化和选择性蚀刻以限定接触和栅极多晶硅区域上的开口。在暴露的接触和栅极多晶硅区域中，一个或更多导电层被沉积，掩模化和选择性蚀刻以形成到晶体管漏极区域309、312、313的I/O接触。此外，制成到二极管体区域307且还到体扩散区306、308和源极区域310、311、314的VDD接触，体扩散区306、308和源极区域310、311、314毗接且短路到它们各自的体区域的硅化物。此外，制成到PMOS晶体管栅极203、204、205的前驱动器信号PD.P接触。

在完成后端处理之后，制造工艺结束于步骤909。

如这里描述的那样，分开的独立ESD二极管（例如STI二极管）可以与侧旁固有栅控二极管（例如图3中的331、332）并排安置。此外，毗接的源极-体连结二极管可以如图2-3所示通过包括源极区域之间的体连结区域而形成。然而，在一些实施例中，侧旁固有栅控二极管可以用作传导ESD电流的大部分的主要或唯一ESD二极管。在另一实施例中，图1所示的升压总线101可以短路到VDD总线102，由此消除对图1中的A2二极管112和图8中的A2二极管的需要。此外，侧旁寄生栅控二极管可以用于上拉晶体管114和下拉输出晶体管122中的任一个或二者。通过使用输出缓冲器晶体管固有的侧旁栅控二极管代替单独的ESD保护二极管作为主要ESD保护二极管，所得ESD保护器件与例如具有相同P-N结周边的STI界限二极管相比提供了显著更高的失效电流和显著更高的电导率，主要因为ESD电流不需要流过任何STI下面，而是可以沿硅表面更少阻碍地流动。此外，侧旁栅控二极管可以减小I/O焊盘上的电容性负载，因为没有如单独安置的STI二极管那样增加连结到焊盘的扩散区域。

至此将理解，这里提供一种集成电路静电放电（ESD）保护器件方法和装置，用于跨越并联连接的输出缓冲器晶体管和栅控二极管连接电源导体（例如VDD或VSS）和导电焊盘。如所公开的那样，输出缓冲器晶体管形成在第一布局区域中，有PMOSFET或NMOSFET栅极电极，其耦接为接收控制信号且在衬底上形成有一个或更多导电栅极指。每个栅极指分隔开形成在衬底中的第一导电类型的源极和漏极区域。在一些实施例中，输出缓冲器晶体管形成为部分硅化的漏极区域限定漏极侧电阻性元件。栅控二极管形成在与输出缓冲器晶体管相同的第一布局区域中，有一个或更多导电二极管指以及形成在衬底中的第二导电类型的对应的一个或更多体连结区域。如所形成的那样，每个体连结区域通过导电二极管指与输出缓冲器晶体管的对应漏极区域分隔或隔离开。在输出缓冲器晶体管实施为多个并联连接的毗接的源极-体连结输出缓冲器晶体管的一些实施例中，多个导电栅极指可以从单个导电栅极脊垂直地延伸，栅控二极管可以实施为由多个导电二极管指限定的多个并联连接的二极管，多个导电二极管指与多个导电栅极指交插且平行，其中多个并联连接的二极管中的每个包括用于传导ESD电流的输出缓冲器晶体管固有的栅控二极管。因此，栅控二极管可以由第一导电类型（例如n型）的阱与用作输出缓冲器晶体管的漏极的第二导电类型（例如p型）的扩散区域之间的P-N结形成。

在另一方面，提供一种集成电路器件及其制造方法。该IC器件包括第一导体（例如焊盘导体）、第二导体（例如电源导体）、第三导体（例如电源导体）和形成在第一导电类型的衬底区域中的MOSFET晶体管。如所形成的那样，该晶体管包括栅电极以及形成在该衬底区域中的第二导电类型的源极和漏极区域，其中漏极区域耦接到第二导体，源极区域耦接到第三导体，衬底区域耦接到第二导体，栅极电极在衬底区域之上形成有导电栅极层，其将源极和漏极区域分隔开。IC器件还包括形成在与MOSFET晶体管相同的衬底区域中且耦接在第一和第二导体之间的二极管。该二极管从形成在衬底中的第一导电类型的体连结区域和第二导电类型的MOSFET晶体管漏极区域形成，其中二极管指层与栅极层平行地形成在所述衬底区域上以分隔开体连结区域和MOSFET晶体管漏极区域。在一些实施例中，导电栅极层形成为从单个导电栅极脊垂直延伸的多个导电栅极指，二极管层形成为与多个导电栅极指交插且平行的多个导电二极管指。在另一些实施例中，二极管层从电介质层、多晶硅层、一个或更多金属层或者电阻器保护氧化物（RPO）层形成。此外，基于金属的接触层可以形成在MOSFET晶体管和二极管之间共用的且连结到输入和/或输出焊盘的MOSFET晶体管漏极区域上。

在又一方面，提供一种半导体器件及其制造工艺。在所公开的工艺中，提供半导体衬底，第一导电类型的第一阱区形成在半导体衬底中，图案化栅电极指层和图案化二极管指层形成在第一阱区的至少一部分之上。此外，第二相反导电类型的源极和漏极区域形成在第一阱区中且邻近图案化栅电极指，由此限定输出缓冲器晶体管。还在第一阱区中且邻近图案化二极管指层形成第一导电类型的体连结区域，由此在体连结区域与漏极区域之间限定栅控二极管，使得栅控二极管与输出缓冲器晶体管并联地耦接。最后，一个或更多导电层形成为将体连结区域连接到电源导体且将漏极区域连接到导电焊盘。导电层的形成可包括形成硅化物层以部分地覆盖漏极区域，由此定义漏极侧电阻性元件。

虽然这里公开的所述示范性实施例针对ESD保护器件以及相关联的制造方法，其中具有多指型栅控二极管器件的输出缓冲器晶体管与二极管多晶硅指交插，二极管多晶硅指将漏极区域与衬底中的体连结区域隔离开，但是本发明不一定局限于例示本发明的发明方面的示范性实施例，本发明的发明方面可以应用于具有组合的输出缓冲器和栅控二极管的广泛的集成ESD保护电路。因此，以上公开的特定实施例仅是例示性的，不应作为对本发明的限制，因为本发明能以不同但等价方式修改和实践，这对受益于这里的教导的本领域技术人员而言是显然的。相应地，前面的描述无意将本发明限制到所阐述的特定形式，而是相反，旨在覆盖可包括在所附权利要求定义的本发明的思想和范围内的这样的替代、修改和等价，从而本领域技术人员将理解，他们可以进行各种变化、替换和改变而不偏离本发明最宽形式的思想和范围。

上面已经关于具体实施例描述了益处、其它优点和对问题的解决方案。然而，益处、优点、问题的解决方案、以及可导致任何益处、优点或解决方案发生或变得更显著的任何元素不应解释为任何或全部权利要求的重要、需要、或必要特征或元素。这里使用时，术语“包括”、“包含”或者其任何变体旨在涵盖非排他性的包括，从而包括一列元素的工艺、方法、物品或装置不是仅包括那些元素，而是可以包括未明确列出或者这些工艺、方法、物品或装置固有的其它元素。

Claims

1.一种集成电路静电放电保护器件，包括：

电源导体；

导电焊盘；

输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及

栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开。

2.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括耦接在VDD电源导体和该导电焊盘之间的PMOS晶体管。

3.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括耦接在VSS电源导体和该导电焊盘之间的NMOS晶体管。

4.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括限定漏极侧电阻性元件的部分硅化漏极区域。

5.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管实施有毗接的源极-体连结。

6.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管实施为由多个导电二极管指限定的多个并联连接的二极管，其中该多个并联连接的二极管中的每个包括该输出缓冲器晶体管固有的栅控二极管以用于传导静电放电电流。

7.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管由N阱和用作该输出缓冲器晶体管的漏极的P＋扩散区之间的P-N结形成。

8.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管由P阱和用作该输出缓冲器晶体管的漏极的N＋扩散区之间的P-N结形成。

9.如权利要求1所述的集成电路静电放电保护器件，其中该MOSFET栅电极包括形成有多个导电栅极指的多指型MOSFET栅电极。

10.如权利要求1所述的集成电路静电放电保护器件，其中该衬底耦接到该电源导体。

11.一种集成电路器件，包括：

第一导体；

第二导体；

第三导体；

MOSFET晶体管，形成在第一导电类型的衬底区域中，该晶体管包括形成在该衬底区域中的栅电极以及第二导电类型的源极和漏极区域，其中该漏极区域耦接到该第一导体，该衬底区域耦接到该第二导体，该源极区域耦接到该第三导体，该栅电极在该衬底区域上形成有导电栅极指，该导电栅极指分隔开该源极和漏极区域；以及

二极管，形成在与该MOSFET晶体管相同的该衬底区域中且耦接在该第一导体和该第二导体之间，该二极管包括：

形成在该衬底中的该第一导电类型的体连结区域，以及

该MOSFET晶体管的第二导电类型的漏极区域，

其中二极管指与该栅极指平行地形成在该衬底区域上从而将该体连结区域与该MOSFET晶体管的漏极区域分隔开。

12.如权利要求11所述的集成电路器件，其中该第一导体包括焊盘导体。

13.如权利要求11所述的集成电路器件，其中该第二导体包括电源导体。

14.如权利要求11所述的集成电路器件，其中该MOSFET晶体管包括耦接在VSS电源导体和导电焊盘之间的NMOS晶体管。

15.如权利要求11所述的集成电路器件，其中该MOSFET晶体管包括限定漏极侧电阻性元件的部分硅化漏极区。

16.如权利要求11所述的集成电路器件，其中该MOSFET晶体管包括耦接在VDD电源导体和导电焊盘之间的PMOS晶体管。

17.如权利要求11所述的集成电路器件，其中该导电栅极指包括多个导电栅极指。

18.如权利要求17所述的集成电路器件，其中该二极管指包括与该多个导电栅极指交插且平行的多个导电二极管指。

19.如权利要求11所述的集成电路器件，其中该二极管指包括电介质层、多晶硅层、一个或更多金属层、或者电阻器保护氧化物（RPO）层。

20.如权利要求11所述的集成电路器件，还包括形成在该MOSFET晶体管的漏极区域上的基于金属的接触层，该MOSFET晶体管的漏极区域在该MOSFET晶体管和该二极管之间被共用且连接到该第一导体。

21.一种形成半导体器件的方法，包括：

提供第一半导体衬底；

在该第一半导体衬底中形成第一导电类型的第一阱区；

在该第一阱区的至少一部分上形成图案化栅电极指层和图案化二极管指层；

在该第一阱区中且邻近该图案化栅电极指形成相反的第二导电类型的源极和漏极区域，由此限定输出缓冲器晶体管；

在该第一阱区中且邻近该图案化二极管指层形成该第一导电类型的体连结区域，由此限定该体连结区域和该漏极区域之间的栅控二极管，使得该栅控二极管与该输出缓冲器晶体管并联地耦接；以及

形成一个或更多导电层从而将该体连结区域连接到电源导体且将该漏极区域连接到导电焊盘。

22.如权利要求21所述的方法，其中形成一个或更多导电层包括形成硅化物层以部分覆盖该漏极区域，由此限定漏极侧电阻性元件。