KR100624911B1 - 정전기 방전 보호 소자 - Google Patents

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Abstract

본 발명은 정전기 방전(Electro Static Discharge; ESD) 보호 소자에 관한 것으로, 반도체 기판과, 상기 반도체 기판 상의 소정 영역에 형성된 다수의 소자 분리막과, 상기 소자 분리막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 소자 분리막 사이의 상기 반도체 기판상의 소정 영역에 형성된 웰 픽업 영역과, 상기 소자 분리막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스와, 상기 게이트와 상기 소자 분리막 사이의 상기 반도체 기판상의 소정 영역에 3중 구조로 형성된 드레인을 포함하고, 상기 게이트, 상기 웰 픽업 영역 및 상기 소오스는 접지 라인에 연결시키고, 상기 드레인은 파워 라인에 연결하여 구성됨으로써 보다 안정적이고 양호한 ESD 보호 성능을 구현할 수 있는 정전기 방전 보호 소자가 제시된다.
ESD, 3중 드레인, GG_TDDNMOS 소자, 스트레스 전류

Description

정전기 방전 보호 소자{Device for protecting an electro static discharge}
도 1은 종래의 고전압에서 동작하는 DDDNMOS 소자의 단면도.
도 2는 종래의 DDDNMOS 소자가 ESD 보호 소자로 사용된 GG_DDDNMOS 소자의 구성도.
도 3은 종래의 GG_DDDNMOS 소자의 멀티 핑거 구조.
도 4(a) 및 도 4(b)는 종래의 GG_DDDNMOS 소자의 전류 경로를 나타낸 도면.
도 5(a) 및 도 5(b)는 종래의 GG_DDDNMOS 소자의 열 파괴점을 나타낸 도면.
도 6(a) 및 도 6(b)는 종래의 GG_DDDNMOS 소자의 전압-전류 특성 곡선.
도 7은 본 발명에 따른 ESD 보호 소자로 사용되는 GG_TDDNMOS 소자의 구성도.
도 8은 본 발명에 따른 GG_TDDNMOS 소자의 멀티 핑거 구조.
도 9(a) 및 도 9(b)는 본 발명에 따른 GG_TDDNMOS 소자의 전류 경로를 나타낸 도면.
도 10(a) 및 도 10(b)는 본 발명에 따른 GG_TDDNMOS 소자의 열 파괴점을 나 타낸 도면.
도 11(a) 및 도 11(b)는 본 발명에 따른 GG_TDDNMOS 소자의 전압-전류 특성 곡선.
도 12는 본 발명의 다른 실시 예에 따른 GG_TDDNMOS 소자의 구성도.
도 13은 본 발명의 다른 실시 예에 따른 GG_TDDNMOS 소자의 멀티 핑거 구조.
<도면의 주요 부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 소자 분리막
203 : 게이트 204 : 웰 픽업 영역
205 : 소오스 활성 영역 206 : 드레인 표류 영역
207 : 드레인 활성 영역 208 : 불순물 영역
209 : 중첩 영역
본 발명은 정전기 방전(electro static discharge) 보호 소자에 관한 것으로, 특히 고전압(High Voltage)에서 동작하는 마이크로 칩(micro chip)을 제조함에 있어서 정전기 방전으로부터 마이크로 칩을 보호하는 정전기 방전 보호 소자에 관한 것이다.
고전압에서 동작하는 반도체 소자가 갖추어야 할 기본적인 특성 중의 하나는 그 항복 전압(Avalanche Breakdown Voltage)이 동작 전압(Operation Voltage)보다 높아야 한다는 것이다. 이와 같은 특성을 만족시키기 위해서는 도 1에 도시된 바와 같이 이중으로 불순물(Impurity)을 확산시킨 드레인(Drain)을 채용한 N형 MOSFET, 소위 DDDNMOS(Double Diffused Drain N-type MOSFET)을 기본 소자로 사용한다.
도 1을 참조하여 DDDNMOS 소자의 구조를 설명하면, P웰이 형성된 반도체 기판(101)상의 소정 영역에 다수의 소자 분리막(102)이 형성되고, 소자 분리막(102) 사이의 반도체 기판(101) 상부에 게이트(Gate)(103)가 형성된다. 소자 분리막(102)과 소자 분리막(102) 사이의 반도체 기판(101)상에 고농도 P형 불순물 이온 주입 공정에 의해 웰 픽업(Well Pick-Up) 영역(104)이 형성된다. 소자 분리막(102)과 게이트(103) 사이의 반도체 기판(101)상에 고농도 N형 불순물 이온 주입 공정에 의해 소오스 활성 영역(105)이 형성된다. 그리고, 게이트(103)와 소자 분리막(102) 사이에 이중으로 N형 불순물 이온 주입 공정이 실시되어 드레인(Drain)이 형성되는데, 드레인은 저농도의 드레인 표류 영역(Drift Area)(106) 내부에 고농도의 드레인 활성 영역(Active Area)(107)이 형성된다. 여기서, 드레인 활성 영역(107)은 N형 불순물을 충분히 높은 농도, 예를들어 1015∼1016㎝-3 도우즈(dose)로 주입하여 형성하고, 드레인 표류 영역(106)은 N형 불순물을 드레인 활성 영역(107)보다 상대적으로 낮은 농도, 예를들어 1013㎝-3 도우즈로 주입하여 형성한다. 한편, 대부분의 경우 소오스 활성 영역(105)은 드레인 활성 영역(107)과 동시에 불순물 주입 공정으로 형 성되기 때문에 소오스 활성 영역(105)의 불순물 농도는 드레인 활성 영역(107)의 불순물 농도와 동일하다. 또한, 채널을 형성하는 게이트(103) 하부의 P웰은 드레인 표류 영역(106)보다 낮은 농도, 예를들어 1012㎝-3의 도우즈로 불순물을 주입하여 형성한다.
일반적으로 항복 전압(Avalanche Breakdown Voltage)은 전기적으로 서로 반대되는 극성을 갖고 만나는 두 영역의 불순물 농도가 낮을수록 높아지는 경향이 있다. 따라서, DDDNMOS와 같은 구조를 채용하면 P-웰(Well) 영역과 접촉하는 드레인 표류 영역의 불순물 농도를 충분히 낮출 수 있기 때문에 원하는 만큼 높은 항복 전압을 구현할 수 있다.
고전압에서 동작하는 DDDNMOS를 ESD 보호용 소자로 사용하기 위해서는 도 2에 도시된 바와 같이 게이트(103), 소오스(105)및 웰 픽업 영역(104)을 함께 접지 라인(Vss line)에 연결하고, 드레인(107)은 파워 라인(power line) 또는 개별 입출력 패드(input/output pad)에 연결한다. 이와 같이 전극을 구성한 GG_DDDNMOS(Gate Grounded DDDNMOS)는 그 드레인(107)에 인가되는 전압이 항복 전압보다 낮을 경우에는 전류가 거의 흐르지 않는다. 반면 드레인(107)에 인가되는 전압이 항복 전압보다 높아지면 반도체 기판(101)과 드레인 표류 영역(106)이 만나는 경계면에서 충돌 이온화(Impact Ionization) 현상이 발생하여 다수의 전기적 캐리어(Electrical Carrier)들이 형성되고, 그 결과 기생(Parasitic) NPN-BJT(NPN Bipolar Junction Transistor)가 형성되어 드레인(107)과 소오스(105) 사이에는 다량의 전류가 흐르게 된다. 결과적으로 상기와 같이 전극을 구성한 GG_DDDNMOS는 항복 전압 이하에서는 전류가 흐르지 못하고, 그 이상의 전압에서 원활하게 전류를 흘려 주는 기능이 있기 때문에 정전기 방전(Electro Static Discharge) 상황에서 원하지 않는 스트레스 전류(Stress Current)를 소화하여 내부 회로를 보호하는 ESD 보호용 소자로 사용할 수 있는 기본적인 특성을 만족시킨다.
한편, 소자가 소화할 수 있는 ESD 스트레스 전류의 양을 늘리기 위해서는 도 2에 도시된 바와 같은 싱글 핑거 구조(Single-Finger Structure)의 GG_DDDNMOS 소자를 여러개 병렬 연결한 도 3에 도시된 바와 같은 멀티 핑거 구조(Multi-Finger Structure)의 GG_DDDNMOS 소자를 사용한다.
GG_DDDNMOS 소자에 기생(Parasitic) NPN-BJT가 형성되어 고전류(High Current)가 흐르기 시작하면, 도 4(a) 및 도 4(b)에 도시된 바와 같이 소자의 표면을 따라 드레인, 채널 및 소오스를 연결하는 극히 작은 저항성 전류 경로(Extremely Low Resistive Current Path)(A)가 형성되는 특성이 있다. 이와 같은 전류의 표면 집중 현상은 GG_DDDNMOS 소자의 ESD 스트레스 전류(Stress Current)에 대한 대응 능력을 저하시키는 요인으로 작용한다. 특히, 전류 경로의 전기적인 저항이 매우 낮기 때문에 GG_DDDNMOS 소자의 열 파괴 전압(Thermal Breakdown Voltage)이 BJT 트리거링 전압(Triggering Viltage)에 비해 작게 되고, 결과적으로 안정적인 멀티 핑거 트리거링(Multi-Finger Triggering)을 구현하기 어려운 문제점이 발생한다. 이와 같이 전류 경로가 소자의 표면을 따라 제한적으로 형성되어 소자의 표면에 전류가 집중되면, 소자 표면의 온도가 급격하게 상승하게 되고, 그 결과 표면에서 열 파괴(Thermal Breakdown) 현상이 발생하게 된다. 시뮬레이션을 통해 확인한 결과 도 5(a) 및 도 5(b)에 도시된 바와 같이 드레인 활성 영역(107)과 드레인 표류 영역(106)의 경계면 표면의 극히 제한된 영역에서 온도가 급격하게 증가하여 열 파괴 현상(B)이 발생하는 것으로 나타났다. 즉, 전류가 소자의 표면에 극히 제한되어 흐르고, 드레인 활성 영역(107)과 소오스 활성 영역(105) 사이에 인가되는 전압의 대부분이 드레인 활성 영역(107)과 드레인 표류 영역(106)의 경계면상에 걸리기 때문에 가장 높은 온도 영역(Highest Temperature Region)(또는 열 파괴점(Thermal Breakdown Point))이 극히 한정되어 나타난다. 이와같이 가장 높은 온도 영역이 좁은 영역에 한정되어 분포하면 그 영역의 온도가 낮은 스트레스 전류에서도 상대적으로 빨리 올라가기 때문에 소자의 스트레스 전류에 대한 대응 능력이 저하된다.
도 6(a) 및 도 6(b)는 GG_DDDNMOS 소자가 ESD 보호 소자로 동작할 때의 전형적인 전압-전류 특성을 나타내었다. ESD 보호 소자의 디자인 윈도우(Design Window) 관점에서 평가할 때, GG_DDDNMOS 소자는 다음과 같은 몇가지 문제점으로 인해 ESD 보호 소자로 사용할 수 없다.
(1) GG_DDDNMOS 소자는 그 자체가 스트레스 전류에 대해 충분히 강하지 못하 다. 즉, 충분히 많은 양의 스트레스 전류를 소화할 수 없다(Itb≤4㎃/㎛).
(2) GG_DDDNMOS 소자는 열 파괴 전압이 BJT 트리거링 전압(Triggering Voltage)에 비해 작다(Vtr≥Vtb). 그 결과 멀티 핑거 구조에서 각각의 핑거가 균일하게 동작하지 않기 때문에 핑거 숫자를 늘려도 그에 비례하여 ESD 스트레스에 대한 GG_DDDNMOS 소자의 대응 능력을 증가시킬 수 없다.
결론적으로, 고전압에서 동작하는 마이크로 칩의 ESD 보호를 효과적으로 수행하기 위해서는 높은 항복 전압(Avalanche Breakdown Voltage)의 특성을 나타내면서 동시에 GG_DDDNMOS 소자가 가지고 있는 이러한 문제점들을 개선할 수 있는 ESD 보호 소자를 개발할 필요가 있다. 특히, 이러한 목적을 구현하기 위해서는 소자의 표면에서 발생하는 전류의 집중 현상을 완화시켜 스트레스 전류가 소자 전체에 고르게 분포되도록 하는 방법을 모색할 필요가 있다.
본 발명의 목적은 높은 항복 전압의 특성을 나타내는 동시에 GG_DDDNMOS 소자의 문제점을 해결할 수 있는 ESD 보호 소자를 제공하는데 있다.
본 발명의 다른 목적은 소자의 표면에서 발생하는 전류의 집중 현상을 완화시켜 스트레스 전류가 소자 전체에 고르게 분포되는 ESD 보호 소자를 제공하는데 있다.
본 발명의 또다른 목적은 주입 농도와 주입 에너지를 달리하여 3중으로 확산 된 드레인을 형성함으로써 안정적인 ESD 보호 특성도 확보함과 동시에 항복 전압을 자유롭게 조절할 수 있는 ESD 보호 소자를 제공하는데 있다.
본 발명에 따른 정전기 방전 보호 소자는 반도체 기판과, 상기 반도체 기판 상의 소정 영역에 형성된 다수의 소자 분리막과, 상기 소자 분리막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 소자 분리막 사이의 상기 반도체 기판상의 소정 영역에 형성된 웰 픽업 영역과, 상기 소자 분리막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스와, 상기 게이트와 상기 소자 분리막 사이의 상기 반도체 기판상의 소정 영역에 3중 구조로 형성된 드레인을 포함한다.
상기 게이트, 상기 웰 픽업 영역 및 상기 소오스는 접지 라인에 연결시키고, 상기 드레인은 파워 라인에 연결된다.
상기 드레인은 상기 게이트와 상기 소자 분리막 사이의 상기 반도체 기판상에 형성된 드레인 표류 영역과, 상기 드레인 표류 영역 내에 형성되고, 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역과, 상기 드레인 활성 영역을 완전히 포함하며 상기 드레인 표류 영역 내부에 한정되도록 형성된 드레인 불순물 영역을 포함한다.
상기 드레인 활성 영역은 N형 불순물을 1015∼1016㎝-3 도우즈로 주입하여 형 성하고, 상기 드레인 표류 영역은 N형 불순물을 1013㎝-3 도우즈로 주입하여 형성한다.
상기 드레인 불순물 영역은 상기 드레인 표류 영역을 형성하기 위한 불순물 이온 주입 농도보다 높고 상기 드레인 활성 영역을 형성하기 위한 불순물 농도보다 낮은 불순물 농도로 형성한다.
상기 드레인 불순물 영역은 상기 드레인 표류 영역을 형성하기 위한 이온 주입 공정보다 높은 에너지와 상기 드레인 활성 영역을 형성하기 위한 이온 주입 공정보다 낮은 에너지로 이온 주입 공정을 실시하여 형성한다.
상기 상기 드레인 불순물 영역은 상기 게이트가 형성된 방향에 대해서는 써멀 드라이브 인 공정에서 상기 드레인 불순물 영역의 불순물이 확산되어 상기 드레인 표류 영역 가장자리의 불순물 농도가 바뀌지 않는 거리가 확보되도록 형성한다.
상기 드레인은 상기 드레인 표류 영역, 상기 드레인 활성 영역, 상기 드레인 불순물 영역 및 상기 드레인 표류 영역과 상기 드레인 불순물 영역의 중첩 영역의 불순물 주입 농도가 다르게 형성된다.
상기 소오스는 상기 드레인 활성 영역과 동일한 불순물 주입 농도 및 에너지로 형성된 소오스 활성 영역을 포함한다.
상기 소오스는 상기 소오스 활성 영역을 벗어나지 않도록 형성된 소오스 불순물 영역을 더 포함한다.
상기 소오스 불순물 영역은 상기 드레인 불순물 영역과 동일한 불순물 농도 및 에너지로 형성된다.
본 발명의 다른 실시 예에 따른 정전기 방전 보호 소자는 반도체 기판과, 상기 반도체 기판 상의 소정 영역에 형성된 다수의 소자 분리막과, 상기 소자 분리막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트와, 상기 소자 분리막 사이의 상기 반도체 기판상의 소정 영역에 형성된 웰 픽업 영역과, 상기 소자 분리막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스 활성 영역과, 상기 소오스 활성 영역을 벗어나지 않도록 형성된 소오스 불순물 영역과, 상기 게이트와 상기 소자 분리막 사이의 상기 반도체 기판상에 형성된 드레인 표류 영역과, 상기 드레인 표류 영역 내에 형성되고, 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역과, 상기 드레인 활성 영역을 완전히 포함하며 상기 드레인 표류 영역 내부에 한정되도록 형성된 드레인 불순물 영역을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 7은 본 발명에 따른 3중으로 불순물(impurity)을 확산시킨 드레인을 채용한 N-형 MOSFET, 소위 TDDNMOS(Triple Duffused Drain N-type MOSFET) 소자에 전극을 연결한 GG_TDDNMOS(Grounded Gate Triple Diffused Drain N-type MOSFET) 소자의 구성도이다.
도 7을 참조하면, P웰이 형성된 반도체 기판(201)상의 소정 영역에 다수의 소자 분리막(202)이 형성되고, 소자 분리막(202) 사이의 반도체 기판(201) 상부에 게이트(203)가 형성된다. 소자 분리막(202)과 소자 분리막(202) 사이의 반도체 기판(201)상에 고농도 P형 불순물 이온 주입 공정에 의해 웰 픽업 영역(204)이 형성된다. 소자 분리막(202)과 게이트(203) 사이의 반도체 기판(201)상에 고농도 Ｎ형 불순물 이온 주입 공정에 의해 소오스 활성 영역(205)이 형성된다. 그리고, 게이트(203)와 소자 분리막(202) 사이에 3중으로 Ｎ형 불순물 이온 주입 공정이 실시되어 드레인(Drain)이 형성되는데, 드레인은 저농도의 드레인 표류 영역(Drift Area)(206) 내부에 고농도의 드레인 활성 영역(Active Area)(207)이 형성되고, 드레인 활성 영역(207)을 완전히 포함하며 드레인 표류 영역(206) 내부에 한정되도록 불순물 영역(208)이 형성된다. 여기서, 드레인 활성 영역(207)은 N형 불순물을 충분히 높은 농도, 예를들어 1015∼1016㎝-3 도우즈(dose)로 주입하여 형성하고, 드레인 표류 영역(206)은 N형 불순물을 드레인 활성 영역(207)보다 상대적으로 낮은 농도, 예를들어 1013㎝-3 도우즈로 주입하여 형성한다. 또한, 대부분의 경우 소오스 활성 영역(205)은 드레인 활성 영역(207)과 동시에 불순물 주입 공정으로 형성되기 때문에 소오스 활성 영역(205)의 불순물 농도는 드레인 활성 영역(207)의 불순물 농도와 동일하다. 또한, 채널을 형성하는 게이트(203) 하부의 P웰은 드레인 표류 영역(206)보다 낮은 농도, 예를들어 1012㎝-3의 도우즈로 불순물을 주입하여 형성한다. 이렇게 형성된 게이트(203), 웰 픽업 영역(204) 및 소오스(205)를 함께 접지 라인(Vss line)에 연결하고, 드레인을 파워 라인(power line) 또는 개별 입출력 패드에 연결하여 GG_TDDNMOS 소자를 구현한다.
한편, 본 발명에 따른 TDDNMOS 구조를 형성하기 위한 필수 구조인 불순물 영역(208)은 드레인 표류 영역(206)을 형성하기 위한 N-형 불순물 이온 주입 도우즈와 비슷하거나 약간 높게 설정하되, 절대값이 1014㎝-3을 초과하지 않도록 하고, 드레인 표류 영역(206)을 형성하기 위한 이온 주입 공정보다 충분히 높은 에너지로 이온 주입 공정을 실시하여 형성한다. 예를들어 드레인 표류 영역(206)이 2×1013 ㎝-3의 도우즈와 200V의 에너지로 불순물을 주입하여 형성하고, 드레인 활성 영역(207)이 2×1015 ㎝-3의 도우즈와 1000V의 에너지로 불순물을 주입하여 형성하였을 경우 불순물 영역(208)은 7×1013 ㎝-3의 도우즈와 500V의 에너지로 불순물을 주입하여 형성한다. 특히 게이트(203)가 형성된 방향에 대해서는 드레인 표류 영역(206) 가장자리와 불순물 영역(208)의 가장자리 사이에 충분한 거리가 확보되도록 불순물 영역(208)을 형성한다. 또한, 불순물 영역(208)을 형성하기 위한 공정을 실시한 후 써멀 드라이브 인(thermal drive in)이 최소화되도록 한다. 즉, 불순물 영역(208)을 형성한 후 실시되는 써멀 드라이브 인(thermal drive in) 공정에 의해 불순물이 지나치게 확산되어 드레인 표류 영역(206) 측면 방향 가장자리(lateral edge)(C)의 불순물 농도가 바뀌지 않아야 한다.
이와 같이 형성된 TDDNMOS 소자의 드레인은 결과적으로 불순물 주입 농도가 다른 4가지 영역, 즉 드레인 표류 영역(206), 드레인 활성 영역(207), 불순물 영역(208) 및 드레인 표류 영역(206)과 불순물 영역(208)의 중첩 영역(209)이 형성 된다. 여기서, 각각의 영역의 상대적인 불순물 농도는 (207)>(209)>(208)≥(206) 또는 (207)>(209)>(206)≥(208)의 관계가 된다. 즉, 중첩 영역(209)의 불순물 농도는 드레인 표류 영역(206)에 비해 항상 높은 상태가 되며, 불순물 영역(208)의 불순물 농도는 드레인 표류 영역(206)과 거의 유사하게 만들 수 있다. 또한, 드레인 표류 영역(206)의 불순물 농도, 특히 그 측면 방향 가장자리(C)는 기존의 GG_DDDNMOS의 해당 영역의 불순물 농도와 동일하다. 도 8은 싱글 핑거 구조의 GG_TDDNMOS 소자 여러개를 병렬로 연결한 멀티 핑거 구조를 나타낸 것이다.
게이트(203), 소오스(205), 웰 픽업 영역(204)을 함께 접지 라인(Vss line)에 연결한 GG_TDDNMOS 소자에서는 소자의 측면 방향을 따라 전기장(electric field)이 강하게 부가되기 때문에 불순물 영역(208)의 불순물 농도가 드레인 표류 영역(206)과 거의 유사하기 때문에 GG_TDDNMOS 소자의 항복 전압(Avalanche Breakdown Voltage)은 결국 드레인 표류 영역(206)의 불순물 농도, 특히 드레인 표류 영역(206) 측면 방향 가장자리(C)의 불순물 농도에 의해 좌우된다. 결론적으로 GG_TDDNMOS 소자의 항복 전압은 기존의 GG_DDDNMOS 소자의 항복 전압과 동일하게 된다.
본 발명에서 제시한 GG_TDDNMOS 소자가 ESD 보호 소자로 동작할 때 전류가 주로 흐르는 전류 경로는 도 9(a) 및 도 9(b)에 도시하였다. GG_TDDNMOS 소자를 이용한 ESD 보호 소자의 경우에는 중첩 영역(209), 불순물 영역(208)에 추가로 진행 된 이온 주입 공정의 영향으로 인해 소자의 깊이 방향으로 형성된 U-형태의 전류 경로(D)가 계속 유지된다. 따라서, 전류가 집중되지 않기 때문에 GG_DDDNMOS 소자에 비해 더 많은 양의 ESD 스트레스 전류에 대응할 수 있다.
본 발명에서 제시한 GG_TDDNMOS 소자가 ESD 보호 소자로 동작할 때 스트레스 전류가 증가함에 따라 열 파괴(thermal breakdown)가 발생하는 위치 역시 전류가 소자 표면에 집중되지 않고 소자 깊이 방향으로 광범위한 영역에 걸쳐 분산됨을 보여준다(도 10(a) 및 도 10(b) 참조), 시뮬레이션을 통해 확인한 결과 가장 온도가 높은 영역 또는 열 파괴점(thermal breakdown point)(E)이 드레인 활성 영역(207)의 하부(bottom) 방향을 따라 광범위하게 존재함을 확인하였다. 이와 같이 가장 온도가 높은 영역 또는 열 파괴점(thermal breakdown point)(E)이 넓은 영역에 광범위하게 분포하게 되면 그 영역의 온도가 상대적으로 느리게 올라가지 때문에 결과적으로 소자의 스트레스 전류에 대한 대응 능력이 향상된다.
도 11(a) 및 도 11(b)는 본 발명에 따른 GG_TDDNMOS 소자가 ESD 보호 소자로 동작할 때의 전형적인 전압-전류 특성을 나타내었다. GG_TDDNMOS 소자는 기존의 GG_DDDNMOS 소자가 안고 있던 문제점들을 획기적으로 개선된 전류-전압 특성을 구현하고 있는데, 그 개선된 내용을 구체적으로 정리하면 다음과 같다.
(1) GG_TDDNMOS 소자의 항복 전압(Avalanche Breakdown Voltage)은 GG_DDDNMOS 소자의 경우와 마찬가지로 드레인 표류 영역(206)을 형성하기 위한 이온 주입 조건에 의해서만 좌우된다. 즉, 불순물 영역(208)을 형성하기 위한 이온 주입 조건에 의해 영향을 받지 않는다. 따라서, GG_DDDNMOS 소자와 마찬가지로 다양한 높은 동작 전압에 대한 대응이 가능하다.
(2) GG_TDDNMOS 소자는 충분히 많은 양의 스트레스 전류를 소화할 수 있다. 즉, 기존의 GG_DDDNMOS 소자에 비해 약 3배 정도 많은 스트레스 전류를 소화할 수 있다(Itb≤12㎃/㎛).
(3) GG_TDDNMOS 소자는 열 파괴 전압(thermal breakdown voltage)이 BJT 트리거링 전압에 비해 크다(Vtr≤Vtb). 따라서, 멀티 핑거 구조를 형성할 경우 각각의 핑거가 균일하게 동작할 수 있다.
결론적으로 GG_TDDNMOS 소자를 이용한 ESD 보호 소자는 기존의 GG_DDDNMOS 소자에 비해 보다 안정적이고 양호한 ESD 보호 성능을 나타냄을 알 수 있다.
본 발명에서 제안한 드레인 영역에 불순물 영역을 형성한 GG_TDDNMOS 소자 이외의 다른 실시 예로서의 ESD 보호 소자를 도 12에 도시하였다. 본 발명의 다른 실시 예에서는 드레인에 형성하는 불순물 영역(308)과 동일한 주입 농도와 주입 에너지에 의해 소오스에도 불순물 영역(310)을 형성한다. 소오스에 형성된 불순물 영역(310)은 소오스 활성 영역(305)를 벗어나지 않도록 한다. 이와 같이 소오스에도 불순물 영역(310)을 형성하면 소자의 깊이 방향으로 U-형태의 전류 경로를 보다 안정적으로 만들 수 있다.
도 13은 드레인 영역 및 소오스 영역에 각각 불순물 영역(308 및 310)을 형성한 GG_TDDNMOS 소자의 멀티 핑거 구조를 나타낸 것이다.
본 발명에서 제시하는 드레인 영역에 불순물 영역을 형성하는 GG_TDDNMOS 소자를 이용하여 ESD 보호 소자를 구현할 경우 다음과 같은 효과를 얻을 수 있다.
(1) 기존의 GG_DDDNMOS 소자에 비해 보다 안정적이고 양호한 ESD 보호 성능을 구현한다.
(2) 기존의 GG_DDDNMOS 소자를 ESD 보호용 소자로 동작할 때 스트레스 전류가 표면에 집중되는 현상을 완화할 수 있다. 이와 같이 스트레스 전류가 ESD 보호용 소자 표면에 집중되지 않고 소자 전체에 고르게 분포하면서 흐르게 되면, ESD 스트레스가 유입되는 상황에서 ESD 보호용 소자가 더 많은 양의 스트레스 전류를 소화할 수 있다.
(3) GG_TDDNMOS 소자는 열 항복 전압(thermal breakdown voltage)이 BJT 트리거링 전압에 비해 크다(Vtr≤Vtb). 따라서 멀티 핑거 구조를 형성할 경우 각각의 핑거가 균일하게 동작할 수 있다.
(4) 이와 같이 스트레스 전류에 대한 효율이 높은 ESD 보호 소자를 보호 회로에 적용하면 마이크로 칩의 전체 크기를 줄일 수 있기 때문에 상품 경쟁력을 높일 수 있다.

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판 상의 소정 영역에 형성된 다수의 소자 분리막;
    상기 소자 분리막 사이의 상기 반도체 기판 상부의 소정 영역에 형성된 게이트;
    상기 소자 분리막 사이의 상기 반도체 기판상의 소정 영역에 형성된 웰 픽업 영역;
    상기 소자 분리막과 상기 게이트 사이의 상기 반도체 기판상의 소정 영역에 형성된 소오스 활성 영역;
    상기 소오스 활성 영역과 일부 중첩되도록 형성되며, 상기 소오스 활성 영역보다 저농도로 상기 소오스 활성 영역보다 깊게 형성된 소오스 불순물 영역;
    상기 게이트와 상기 소자 분리막 사이의 상기 반도체 기판상에 형성된 드레인 표류 영역;
    상기 드레인 표류 영역 내에 형성되고, 상기 드레인 표류 영역보다 고농도의 드레인 활성 영역;
    상기 드레인 활성 영역을 완전히 포함하며 상기 드레인 표류 영역과 일부 중첩되도록 형성되어 상기 드레인 표류 영역보다 저농도 또는 동일 농도의 드레인 불순물 영역; 및
    상기 드레인 표류 영역과 상기 불순물 영역 사이에 형성되어 상기 드레인 활성 영역보다 저농도이고 상기 불순물 영역보다 고농도의 중첩 영역을 포함하는 정전기 방전 보호 소자.
  2. 제 1 항에 있어서, 상기 게이트, 상기 웰 픽업 영역 및 상기 소오스 활성 영역은 접지 라인에 연결시키고, 상기 드레인 활성 영역은 파워 라인에 연결시키는 정전기 방전 보호 소자.
  3. 삭제
  4. 제 1 항에 있어서, 상기 드레인 활성 영역은 N형 불순물을 1015∼1016㎝-3 도우즈로 주입하여 형성하고, 상기 드레인 표류 영역은 N형 불순물을 1013㎝-3 도우즈로 주입하여 형성하는 정전기 방전 보호 소자.
  5. 제 1 항에 있어서, 상기 드레인 불순물 영역은 상기 드레인 표류 영역을 형성하기 위한 불순물 이온 주입 농도보다 높고 상기 드레인 활성 영역을 형성하기 위한 불순물 농도보다 낮은 불순물 농도로 형성하는 정전기 방전 보호 소자.
  6. 제 1 항에 있어서, 상기 드레인 불순물 영역은 상기 드레인 표류 영역을 형성하기 위한 이온 주입 공정보다 높은 에너지와 상기 드레인 활성 영역을 형성하기 위한 이온 주입 공정보다 낮은 에너지로 이온 주입 공정을 실시하여 형성하는 정전기 방전 보호 소자.
  7. 제 1 항에 있어서, 상기 드레인 불순물 영역은 상기 게이트가 형성된 방향에 대해서는 써멀 드라이브 인 공정에서 상기 드레인 불순물 영역의 불순물이 확산되어 상기 드레인 표류 영역 가장자리의 불순물 농도가 바뀌지 않는 거리가 확보되도록 형성하는 정전기 방전 보호 소자.
  8. 삭제
  9. 제 1 항에 있어서, 상기 소오스 활성 영역은 상기 드레인 활성 영역과 동일한 불순물 주입 농도 및 에너지로 형성되는 정전기 방전 보호 소자.
  10. 삭제
  11. 제 1 항에 있어서, 상기 소오스 불순물 영역은 상기 드레인 불순물 영역과 동일한 불순물 농도 및 에너지로 형성되는 정전기 방전 보호 소자.
  12. 삭제
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