KR20060066388A - 정전기 보호 소자 - Google Patents

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Abstract

본 발명은 정전기 보호 소자에 관한 것으로, 드레인과 게이트 사이에 트렌치형 소자 분리막을 형성하여 게이트 절연막과 드레인 접합의 계면에서 집중되는 전류의 양과 발생되는 열의 양을 감소시킴과 동시에, 드레인과 반도체 기판 사이에 드레인과 반대 타입의 불순물층으로 웰을 형성하여 트리거링 전압(triggering voltage)을 낮추고 동작 속도를 향상시킬 수 있다.
또한, 드레인 영역 중간에 트렌치형 소자 분리막을 형성하여 드레인을 이분하고 게이트 쪽 드레인 하부에만 웰을 형성하면, 기생 바이폴라 트랜지스터가 동작을 시작했을 때 드레인으로부터 반도체 기판으로의 고전류 패스를 분산시켜 열분산 효과를 얻을 수 있다.
GGNMOS, ESD, BJT, avalanche

Description

정전기 보호 소자{Electrostatic protecting device}
도 1은 GGNMOS 소자를 설명하기 위한 소자의 단면도이다.
도 2는 기생 바이폴라 트랜지스터가 형성되는 것을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예에 따른 정전기 보호 소자를 설명하기 위한 단면도이다.
도 4 및 도 5는 전류 집중 정도를 나타내는 특성 그래프이다.
도 6 및 도 7은 온도 집중 정도를 나타내는 특성 그래프이다.
도 8은 브레이크 커런트 특성을 비교하기 위한 특성 그래프이다.
도 9는 트리거링 전압 특성을 비교하기 위한 특성 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판 102, 302 : 게이트 절연막
103, 303 : 게이트 104, 304 : 소오스
105, 305a, 305b : 드레인 106 : 공핍 영역
306 : 웰 107 : 홀 커런트
307a, 307b : 트렌치형 소자 분리막
108, 308 : 저항 109 : 기생 바이폴라 트랜지스터
본 발명은 정전기 보호 소자에 관한 것으로, 특히 동작 속도를 향상시키고 전류와 열이 특정 영역에 집중되는 것을 방지하기 위한 정전기 보호 소자에 관한 것이다.
반도체 회로가 집적화 되어 감에 따라 매우 낮은 전압에서 동작하는 고집적 회로에서는 매우 높은 전압에 대하여 매우 취약하고 민감하게 반응한다. 특히, 정전기 방전 펄스(Electrostatic Discharge Pulse)에 의하여 생성되는 높은 전압과 전류에 의하여 반도체 회로가 물리적으로 손상받기 쉽다. 특히, 소자들의 크기가 작아지고 있기 때문에, 정전기와 같은 요인들로부터 회로를 보호하는 소자들의 크기도 작아진다. 따라서, 회로를 보호할 수 있는 전압의 범위도 낮아져 이들을 보호하기 위한 소자들의 개선이 요구되고 있다.
선형 동작 NMOS 보호 소자의 경우, 면적이 작아지면 방전시킬 수 있는 정전기의 전압 범위도 감소된다. 이 때문에, NMOS 소자보다 ESD(Electrostatic Discharge) 신뢰성이 우수한 GGNMOS 소자가 사용되고 있다.
도 1은 GGNMOS 소자를 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, GGNMOS 소자의 게이트(103)와 소오스(104)는 접지 단자와 연결되고, 드레인(105)은 패드와 연결된다. 미설명된 도면 부호 101은 반도체 기판이고, 102는 게이트 절연막이다.
패드 쪽에서 정전기가 발생되면 드레인(105)과 기판(101)에서 임팩트 이온화(impact ionization)가 발생하여, 애벌런치(avalanche)가 있기 전까지는 패드를 통해 드레인(105)으로 주입된 차지들이 드레인(105)에 축적된다. 이로 인해, 드레인(105)의 공핍(depletion) 영역(106)에는 강한 전계가 걸리게 된다. 이 전계에 의해 기생 바이폴라 트랜지스터(BJT)가 형성된다.
도 2는 기생 바이폴라 트랜지스터가 형성되는 것을 설명하기 위한 단면도이다.
도 2를 참조하면, 공핍 영역(106)에 집중된 전계에 의해 공핍 영역(106) 주변의 반도체 기판(101)에 있는 전자들이 드레인 영역(105)으로 주입되면서 임팩트 이온화가 발생된다. 이로 인해 애벌런치 브레이크다운(breakdown)이 발생되면, 임팩트 이온화에 의한 홀 커런트(107)에 의하여 저항(108)에 전위차가 발생되면서 기생 바이폴라 트랜지스터(109)가 동작하게 된다. 이때를 GGNMOS가 트리거링(Triggering) 되었다고 한다.
상기에서 서술한 GGNMOS 소자가 동작하게 되면, 드레인과 인접한 게이트 가장자리 하부(도 1의 111)에서 많은 양의 전류가 집중되고 높은 열이 발생된다. 이렇게, 정션과 게이트 절연막의 계면에 전류와 열이 집중되기 때문에 전류와 열이 집중되는 부분을 다른 영역으로 옮기는 것이 필요하다.
또한, 도 1의 패드는 내부 회로와도 연결되어 있기 때문에 정전기가 발생하였을 경우 내부회로보다 더 빨리 ESD 보호 회로가 동작해야 한다. 이 때문에, 보호 소자의 트리거링 전압이 낮아질 필요가 있다.
이에 대하여, 본 발명이 제시하는 정전기 보호 소자는 드레인과 게이트 사이에 트렌치형 소자 분리막을 형성하여 게이트 절연막과 드레인 접합의 계면에서 집중되는 전류의 양과 발생되는 열의 양을 감소시킴과 동시에, 드레인과 반도체 기판 사이에 드레인과 반대 타입의 불순물층으로 웰을 형성하여 트리거링 전압(triggering voltage)을 낮추고 동작 속도를 향상시킬 수 있다.
또한, 드레인 영역 중간에 트렌치형 소자 분리막을 형성하여 드레인을 이분하고 게이트 쪽 드레인 하부에만 웰을 형성하면, 기생 바이폴라 트랜지스터가 동작을 시작했을 때 드레인으로부터 반도체 기판으로의 고전류 패스를 분산시켜 열분산 효과를 얻을 수 있다.

본 발명의 실시예에 따른 정전기 보호 소자는 기판 상에 적층 구조로 형성된 게이트 절연막 및 게이트와, 게이트 한쪽의 반도체 기판에 형성되는 소오스와, 게 이트 다른 쪽의 반도체 기판에 형성된 제1 드레인과, 게이트 절연막과 제1 드레인의 계면에 전류가 집중되는 것을 방지하기 위하여 게이트 및 제1 드레인 사이에 형성된 제1 소자 분리막과, 제1 드레인과 인접하게 형성된 제2 소자 분리막과, 제2 소자 분리막과 인접하게 형성되며 전류 패스를 분산시키기 위한 제2 드레인, 및 제1 드레인과 반도체 기판 사이에 형성되며 제1 및 제2 드레인과 반대 타입의 불순물이 주입되어 에벌런치 브레이크다운 전압을 낮추기 위한 웰을 포함한다.
상기에서, 소오스, 제1 및 제2 드레인은 N타입 불순물 영역으로 이루어지고, 웰은 P타입 불순물층으로 이루어질 수 있다.
한편, 웰의 불순물 농도가 제1 및 제2 드레인보다 낮고 반도체 기판보다 높은 것이 바람직하다. 예를 들면, 반도체 기판의 불순물 농도는 1015atoms/cm2 내지 1015atoms/cm2로 설정하고, 웰의 불순물 농도는 1017atoms/cm2 내지 1019atoms/cm2로 설정하고, 제1 및 제2 드레인의 불순물 농도는 1020atoms/cm2 내지 1022atoms/cm 2로 설정할 수 있다.
소오스와 드레인은 접지 단자와 접속되고 제1 및 제2 드레인은 패드와 연결된다.
제1 드레인과 패드 사이에 접속되며 정전기 발생 초기에 제1 드레인에서 트리거링을 먼저 발생시키기 위한 저항을 더 포함할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 3은 본 발명의 실시예에 따른 정전기 보호 소자를 설명하기 위한 소자의 단면도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 정전기 보호 소자는 게이트 절연막(302), 게이트(303), 소오스(304), 제1 및 제2 드레인(305a 및 305b), 및 트렌치형 소자 분리막(307a 및 307b)을 포함한다.
상기에서, 게이트(303)와 소오스(304)는 접지 단자에 연결된다.
드레인은 중앙에 제1 소자 분리막(307a)이 형성되어 제1 드레인(305a) 및 제2 드레인(305b)으로 나누어진다. 제1 드레인(305a)은 게이트(303) 쪽에 위치하고, 제2 드레인(305b)은 제1 드레인(305a)을 기준으로 게이트(303) 반대쪽에 위치한다. 제1 및 제2 드레인(305a 및 305b)은 모두 패드와 연결된다. 제1 및 제2 드레인(305a 및 305b)과 제1 소자 분리막(307a)은 나누어지기 전 드레인 영역과 동일한 영역에 모두 형성된다.
게이트(303)와 인접한 제1 드레인(305a)과 패드 사이에는 아주 작은 저항값을 갖는 저항(308)이 설치될 수 있다. 정전기 발생 시 저항(308)에 의해 제1 드레인(305a)에서 트리거링이 먼저 발생된다.
그리고, 제1 드레인(305a)과 게이트(303) 사이에는 제2 소자 분리막(307b)이 형성된다. 제1 및 제2 소자 분리막(307a 및 307b)은 트렌치형 소자 분리막이다.
한편, 게이트(303)와 인접한 제1 드레인(305a) 하부에는 제1 드레인(305a)과 반대 타입의 불순물층으로 이루어진 웰(306)이 형성된다. 도면에는 도시되어 있지 않지만, 제2 드레인(305b) 하부에도 웰이 형성될 수 있다. 여기서, 보호 소자가 GGNMOS 소자인 경우, 소오스(304)와 드레인(305a 및 305b)은 N타입 불순물 영역으로 이루어지며, 웰(306)은 P타입 불순물층으로 이루어진다. GGPMOS 소자인 경우에는 반대가 된다. 여기서, 드레인(305a 및 305b)의 불순물 농도가 가장 높다. 그리고, 웰(306)의 불순물 농도가 드레인(305a 및 305b)의 농도보다 낮지만 반도체 기판(301)보다는 높다. 예를 들면, 반도체 기판(301)의 불순물 농도는 1015atoms/cm2 내지 1015atoms/cm2로 설정하고, 웰(306)의 불순물 농도는 1017atoms/cm 2 내지 1019atoms/cm2로 설정하고, 제1 및 제2 드레인(305a 및 305b)의 불순물 농도는 1020atoms/cm2 내지 1022atoms/cm2로 설정할 수 있다.
상기의 구조로 이루어진 정전기 보호 소자의 동작을 설명하면 다음과 같다.
상기에서, 웰(306)은 애벌런치 브레이크다운을 빨리 발생시키기 위하여 형성된다. 즉, 웰(306)을 형성함으로써, 제1 드레인(305a)과 반도체 기판(301) 사이의 브레이크다운 전압을 낮추어 에벌런치 브레이크다운 전압을 낮추고, 이를 통해 기 생 바이폴라 트랜지스터를 보다 더 빨리 발생시켜 빠른 트리거링이 가능하도록 하였다.
또한, 2개로 나누어진 드레인(305a 및 305b)은 기생 바이폴라 트랜지스터가 동작을 시작했을 때, 반도체 기판(301)으로의 고전류 패스를 분산시켜 열분산 효과를 얻을 수 있다. 이때, 제1 드레인(305a) 및 제2 드레인(305b) 사이의 전기적인 격리를 위하여 제1 소자 분리막(307a)이 형성된다.
한편, 제1 드레인(305a)과 패드 사이에 설치된 저항(308)은 정전기 발생 초기에 제1 드레인(305a)에서 트리거링이 발생되도록 하기 위하여 설치되며, 1Ω보다 작은 값을 가지는 것이 바람직하다.
도 4 및 도 5는 전류 집중 정도를 나타내는 특성 그래프이고, 도 6 및 도 7은 온도 집중 정도를 나타내는 특성 그래프이다.
도 4 및 도 5를 참조하면, 종래에는 정전기 보호 소자의 게이트 절연막과 드레인의 계면에서 전류가 집중되고 온도가 높다.
하지만, 도 6 및 도 7을 참조하면, 드레인 구조를 변경하고 제1 및 제2 드레인 사이에 트렌치형 소자 분리막을 형성함으로써, 전류와 온도 분포가 분산되는 것을 볼 수 있다.
도 8은 브레이크 커런트 특성을 비교하기 위한 특성 그래프이다.
도 8을 참조하면, 본 발명의 정전기 보호 소자가 경우 종래 기술이 비하여 더 높은 전류에서 브레이크 다운이 발생하는 것을 볼 수 있다. 이 그래프에서 각 curve의 마지막 지점은 실리콘이 녹는점에서 끝이 난다. 이때의 전류가 It2 이고 세컨드 브레이크다운(second breakdown)이 발생하는 지점이다. 그래서 It2 가 높은 본 발명의 정전기 보호 소자가 더 높은 ESD 전류를 흘려 줄 수 있는 것이다.
도 9는 트리거링 전압 특성을 비교하기 위한 특성 그래프이다.
도 9를 참조하면, 본 발명의 정전기 보호 소자가 종래 기술에 비하여 더 낮은 전압에서 트리거링이 발생되는 것을 알 수 있다. 트리거링 발생 시점이 정전기 보호 소자가 ESD 보호를 시작하는 시점이다. 코어블록(core block)의 전압이 낮아지는 추세에서 정전기 보호 소자도 같이 낮아지면 코어 블록을 보호하는 특성이 향상된다. 따라서, 도 9에서와 같이, 본 발명의 정전기 보호 소자는 종래 기술에 비하여 보다 더 빠르게 ESD 보호 동작을 수행할 수 있게 됨을 알 수 있다.
상술한 바와 같이, 본 발명은 종래의 GGNMOS 소자를 사용하는 경우에 비하여 ESD 보호 범위를 넓힐 수 있고, 트리거링 전압을 낮추어 패드와 내부회로 사이의 저항을 낮춤과 동시에 보호 소자의 동작 속도를 향상시킬 수 있다.
또한, 드레인 면적을 감소시키고 드레인 하부에 형성된 P웰과 기판의 농도차를 1010배 보다 작게 낮추면 정션 캐패시턴스를 낮출 수 있다. 저항과 캐패시턴스의 크기가 작아지면 동작 상태에서 내부 회로의 제어가 빨리 수행될 수 있으므로, 반도체 집적회로의 고속화 추세에 효과적으로 대응할 수 있다.

Claims (6)

  1. 기판 상에 적층 구조로 형성된 게이트 절연막 및 게이트;
    상기 게이트 한쪽의 상기 반도체 기판에 형성되는 소오스;
    상기 게이트 다른 쪽의 상기 반도체 기판에 형성된 제1 드레인;
    상기 게이트 절연막과 상기 제1 드레인의 계면에 전류가 집중되는 것을 방지하기 위하여 상기 게이트 및 상기 제1 드레인 사이에 형성된 제1 소자 분리막;
    상기 제1 드레인과 인접하게 형성된 제2 소자 분리막;
    상기 제2 소자 분리막과 인접하게 형성되며 전류 패스를 분산시키기 위한 제2 드레인; 및
    상기 제1 드레인과 상기 반도체 기판 사이에 형성되며 상기 제1 및 제2 드레인과 반대 타입의 불순물이 주입되어 에벌런치 브레이크다운 전압을 낮추기 위한 웰을 포함하는 정전기 보호 소자.
  2. 제 1 항에 있어서,
    상기 소오스, 상기 제1 및 제2 드레인은 N타입 불순물 영역으로 이루어지고, 상기 웰은 P타입 불순물층으로 이루어진 정전기 보호 소자.
  3. 제 1 항에 있어서,
    상기 웰의 불순물 농도가 상기 제1 및 제2 드레인보다 낮고 상기 반도체 기판보다 높은 정전기 보호 소자.
  4. 제 1 항에 있어서,
    상기 반도체 기판의 불순물 농도는 1015atoms/cm2 내지 1015atoms/cm2 로 설정하고, 상기 웰의 불순물 농도는 1017atoms/cm2 내지 1019atoms/cm2 로 설정하고, 상기 제1 및 상기 제2 드레인의 불순물 농도는 1020atoms/cm2 내지 1022atoms/cm 2로 설정하는 정전기 보호 소자.
  5. 제 1 항에 있어서,
    상기 소오스와 상기 드레인은 접지 단자와 접속되고 상기 제1 및 제2 드레인은 패드와 연결되는 정전기 보호 소자.
  6. 제 1 항에 있어서,
    상기 제1 드레인과 패드 사이에 접속되며 정전기 발생 초기에 상기 제1 드레 인에서 트리거링을 먼저 발생시키기 위한 저항을 더 포함하는 정전기 보호 소자.
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