KR100380768B1 - 반도체 장치 - Google Patents

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KR100380768B1
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Abstract

입출력 보호 회로를 구성하는 N 채널형 전계 효과 트랜지스터에서, 소스 영역(3c)보다 낮은 불순물 농도를 갖는 N형 웰(1a)이 소스 영역(3c)의 하부에 형성된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 정전기 방전(ESD)를 막기 위하여 입출력 단자와 내부 회로 사이에 입력 보호 회로부 또는 출력 보호 회로부를 가지는 반도체 장치에 관한 것이다.
반도체 집적 회로 장치에서, 입력 보호 회로부 또는 출력 보호 회로부(이 후, 입출력 보호 회로부로 나타냄)는 ESD 등에 의해 입출력 단자에 생길 수 있는 파괴(failure)로부터 보호 회로 장치 내부를 보호하기 위하여 입력 단자 또는 출력 단자(이 후, 입출력 단자로 나타냄)와 내부 회로의 사이에 배치된다.
입출력 보호 회로부 자체는 일반적으로 각각 N 채널 MOSFET(Field Effect Transistor)와 P 채널 MOSFET가 전원 전압(VDD)과 접지 전압(GND)의 사이에 직렬로 접속되는 CMOS(Complementary Metal-Oxide-Semiconductor)로 구성된다. 도 14는 CMOS로 구성된 입력 보호 회로의 도해(diagram)이고 도 15는 CMOS로 구성된 출력 보호 회로의 도해이다. 도면을 참조하여, 도 14와 같이 구성된 종래의 입력 보호 회로부의 예를 아래에 기술한다.
도 6은 CMOS로 구성된 종래의 입력 보호 회로부를 나타내는 평면도이고, 도 7은 도 6의 부분 A-A'를 나타내는 단면도이다. 도 7에 나타낸 바와 같이, P형 실리콘 기판(20)의 표면 상에 N형 웰(1b) 및 P형 웰(2)이 형성된다. P형 웰(2)이 형성된 영역에, 게이트 전극(6), 소스 영역(3c) 및 드레인 영역(3b)을 포함하는 N 채널 MOSFET가 형성된다. N 채널 MOSFET 형성 영역의 주변에, P형 불순물 확산 영역(4a)이 배치됨으로써(도 6), P형 웰(2)의 전위가 고정된다. 소자 분리막(10)에 의해 분리 배치된 P형 불순물 확산 영역(4a) 및 소스 영역(3c)은 양자 모두 접지 단자(9)(GND)와 접속된다. 드레인 영역(3b)은 입력 단자(7)와 접속된다.
반면, N형 웰(1b)이 형성된 영역에, 게이트 전극(5), 소스 영역(4c) 및 드레인 영역(4b)을 포함하는 P 채널 MOSFET가 형성된다. P 채널 MOSFET 형성 영역의 주변에, N형 불순물 확산 영역(3a)이 배치됨으로써(도 6), N형 웰(1b)의 전위가 고정된다. 소자 분리막(10)에 의해 분리 배치된 N형 불순물 확산 영역(3a) 및 소스 영역(4c)은 양자 모두가 전원 단자(8)(VDD)와 접속된다. 드레인 영역(4b)은 입력 단자(7)와 접속된다.
게다가, 전기 저항을 낮추는 목적으로, 실리사이드 층(13)은 모든 트랜지스터 내의 소스-드레인 영역 등의 표면 위에 형성된다.
다음으로, 입력 단자(7)에 외부 서지를 인가할 때 발생하는 동작이 설명된다. 우선, 외부 서지(surge)가 접지 단자(9)에 대하여 음(-)의 전압을 가진 입력 단자(7)에 인가될 때 N 채널 MOSFET가 하는 동작을 기술하기로 한다. 이 경우에, 순방향 전압은 드레인 영역(3b)(N형)과 P형 웰(2) 사이의 PN 접합에 인가되고 PN 다이오드는 순방향으로 턴온되어, 음의 극성을 갖는 서지는 입력 단자(7)로부터 드레인 영역(3b) 및 P형 웰(2)을 통해 접지 단자(9)로 흐른다. 다음, 외부 서지가 입력 단자(7)에 접지 단자(9)에 대하여 양(+)의 전압으로 인가될 때, 행해지는 동작을 기술하기로 한다. 이 경우, N 채널 트랜지스터의 P형 웰에 대하여 양의 전압이 드레인으로 인가된다. 이 전압이 특정 값을 초과할 때, 어밸런치 브레이크다운(avalanche breakdown)이 드레인 영역(3b)의 부근에서 발생한다. 브레이크다운 후, 전류는 드레인 영역(3b)로부터 P형 웰(2)로 흐르고 이 전류는 P형 웰(2)이 양의 전위를 가지게 하여, 결과적으로 드레인 영역(3b), P형 웰(2) 및 소스 영역(3c)이 컬렉터, 베이스, 이미터로 각각 작용하는 NPN 기생 바이폴라 트랜지스터가 턴온되게 된다. 그리고, 서지는 내부 단자(7)로부터 드레인 영역(3b), P형 웰(2) 및 소스 영역(3c)을 통해, 결국 접지 단자(9)로 흐른다. 전술된 동작은 도 9에 참조하여 더 설명된다. 도 9에서, 드레인 전압이 브레이크다운 전압(VB)에 도달할 때, 브레이크다운이 일어나고, 그 후, 전압은 트리거 전압(Vt1)까지 올라간다. 일단 전압이 Vt1에 도달하면, NPN 기생 바이폴라 트랜지스터가 턴온되고, 전압은 스냅 백(snap-back) 유지 전압(VS)까지 떨어진다. 전류와 전압이 다시 올라가고 전류 값이 It2및 전압 값이 Vt2에 각각 도달할 때, 트랜지스터는 파괴된다.
N 채널 MOSFET의 동작만 지금까지 설명하였지만, P 채널 MOSFET도 유사한 경향으로 동작한다. 간단히, 외부 서지가 내부 단자(7)에 전원 단자(8)에 대하여 양 또는 음의 전압으로 인가될 때, 순방향의 PN 접합이 턴온되거나, 또는 대신 측면의 기생 바이폴라 트랜지스터가 턴온된다. 어느 쪽이든, 서지는 전원 단자(8)로 흘러서 내부 회로는 보호된다.
그러나, 전술된 보호 회로부는 도 9에 나타낸 바와 같이, Vt2(트랜지스터 파괴 전압)이 Vt1(트리거 전압)가 보다 낮은 점에 기인하는 다음의 문제점을 가진다.
보호 회로부는 일반적으로 복수개의 트랜지스터로 구성되고, 각 트랜지스터는 조금 다른 고유의 스냅 백의 트리거 전압을 가진다. 결과적으로, 스냅 백 동작이 시작될 때, 모두가 아니라 일부의 트렌지스터에서만 일어난다. 그러나, 그 때문에 입출력 단자의 전압은 이들 트랜지스터의 스냅 백 유지 전압(VS)으로 떨어지고, 이들 트랜지스터의 Vt2까지만 회복된다. 그러므로, 드레인 전압은 그들 고유의 Vt1을 초과하지 않기 때문에, 나머지 트랜지스터에 대하여, 스냅 백 동작은 유도될 수 없다. 결과적으로, 서지는 항상 스냅 백 동작을 행하는 트랜지스터에만 흐르고 그들이 파괴되도록 유도되어, 보호 회로부의 보호 능력을 낮춘다. 최근, 기생 저항 등을 낮추기 위해서, 금속 실리사이드 막이 자주 트랜지스터 등의 소스-드레인 영역의 표면 위에 형성된다. 이러한 경우, 서지 전류는 낮은 저항의 금속 실리사이드 층의 근처로 끌려서 상기 문제가 보다 뚜렷해진다.
N 채널 트랜지스터를 고려하여 전술되었지만, P 채널 트랜지스터의 경우에도 유사하게 적용될 수 있다.
위의 문제를 극복하기 위하여, 고 저항 영역은 자주 트랜지스터의 드레인 영역의 측면에 배치된다. 도 10 및 11은 일본 특개평 번호 173070/1998에 공개된 보호 회로부를 나타낸다. 이 보호 회로부에서, N형 웰(1c)은 N-채널 MOSFET의 드레인 영역(3b)의 측면에 형성되고, 제어 전극(6a)은 N형 웰(1c)(도 11)의 전위를 고정하기 위하여 배치된다. N형 웰 저항(14)을 갖는 입력 단자(7)와 접지 단자(9) 사이의 저항이 증가하고 드레인 전압(Vds)과 드레인 전류(Ids) 사이의 관계는 도 12에 나타낸 바와 같은 것이 된다. 도면에서, 점선은 종래의 기술의 프로파일을 나타내고 실선은 도 11의 보호 회로부의 프로파일을 나타낸다. 실선의 프로파일에서, VS와 Vt2사이의 dIds/dVds의 값은 N형 웰 저항(14)의 존재에 의해 작아지고, 결과적으로, Vt2가 증가되어 Vt1<Vt2의 관계가 성립된다. 이 조건 하에서, 일부의 트랜지스터만이라도 먼저 스냅 백 동작을 하도록 유도되면, 나머지 트랜지스터는 또한 유사한 경향으로 스냅 백 동작을 하도록 유도되고, 스냅 백 후, 드레인 전압이 Vs에서 Vt2로 증가하고, 따라서 복수개의 트랜지스터 모두가 같이 작용한다. 그러므로, 보다 충분한 서지 내성(ESD(Electrostatic Discharge)-proof)을, 보호 능력을 낮추지 않고 확보할 수 있다. 이 방법에서, 고 저항 영역이 설정되는 방법의 사용은 복수개의 트랜지스터가 모두 같이 동작하고 보호 회로부의 신뢰도를 높히게 할 수 있다. 따라서, 상기 방법은 보호 회로부로 널리 활용된다.
그러나, 고 저항 영역이 여전히 형성되는 이 방법은 다음 사항에 문제가 있다. 첫째, 고 저항 영역의 존재는 보호 회로부의 구동 능력을 낮추고 고속 동작의질을 떨어뜨린다. 둘째, 트랜지스터의 드레인 전류가 고 저항 영역의 존재에 기인하여 작아짐에 따라, 출력 회로 등에서 지정된 구동 전류를 확보하기 위해 요구되는 트랜지스터 크기는 커진다. 세번째, 보호 회로부의 드레인 영역 내의 게이트와 콘택 사이의 저항 소자를 배열하기 위하여, 게이트와 드레인 사이의 간격이 넓어져서, LSI(Large Scale-Integrated circuit)의 미세화를 방해한다.
한편, LSI 내의 보호 회로부의 배열에서, 상보형 전계 효과 트랜지스터로 구성된 보호 회로부가 전원 전압(VDD)과 접지 전압(GND)의 사이에 배치된 형태가 일반적으로 활용된다. 이 배열은 서지가 GND 또는 VDD로 효과적으로 흐르게 할 수 있으므로, 양호한 ESD-내성을 얻고 보호 회로 반응에 대한 질을 유지하게 할 수 있다.
상보형 전계 효과 트랜지스터로 구성된 보호 회로부가 적용될 때, 래치 업의 방지가 또다른 중요한 기술적 문제가 된다. 래치 업의 방지 방법으로서, 트랜지스터 형성 영역 내의 웰 하부에 고농도 불순물 영역을 배치하는 것이 효과적임이 잘 알려져 있다(일본 특개평 번호 321150/1997). 도 13은 이러한 구조의 CMOS의 예를 나타낸다. 그럼에도 불구하고, 이러한 구조가 보호 호로부에 적용될 때, 래치 업 내성은 션트 저항의 감소를 통해 분명히 향상되지만, ESD 내성을 감소시키는 문제가 생긴다. 션트 저항을 감소시킴으로써, 기생 바이폴라 트랜지스터의 전류 증폭율이 감소되어 기생 바이폴라 동작을 유도하기 어렵게 만드는 사실이 설명된다. 사실상, 이러한 구조는 기생 바이폴라 동작에 사용되는 보호 회로부에 반대의 효과를 가진다. 따라서, 보호 회로부의 ESD 내성을 유지하면서 래치 업 내성을 향상시킬 수 있는 기술이 강하게 기대된다.
본 발명의 목적은 래치 업 내성 뿐만 아니라 ESD 내성도 충분히 제공되는, 우수한 구동 능력과 양호한 고속 동작을 가지고, 입출력 보호 회로부의 소자 크기는 성공적으로 감소된 반도체 장치를 제공하는 것이다.
상기 문제로 미루어 보아, 본 발명은 반도체 기판 상에 입출력 보호 회로부를 갖는 반도체 장치에 있어서, 상기 입출력 보호 회로부는 제1 도전형의 제1 및 제2 확산층 및 이들 층들 사이에 개재된 영역에 배치된 게이트 전극을 포함하며, 병렬로 접속된 복수개의 전계 효과 트랜지스터들과, 상기 복수개의 전계 효과 트랜지스터들이 형성되는 영역으로부터 소정 거리에 배치되는 제2 도전형의 불순물 확산 영역을 포함하고; 상기 불순물 확산 영역은 기준 전위와 접속되고, 상기 제2 확산층은 입출력 단자부와 접속되고; 상기 제1 확산층 하부에는, 상기 제1 확산층 보다 낮은 불순물 농도를 갖는 제1 도전형 웰이 형성되는 반도체 장치를 제공한다.
본 발명의 반도체 장치 내에 포함된 입출력 보호 회로부는 제1 확산층의 하부에 제1 확산층 보다 낮은 불순물 농도를 갖는 제1 도전형 웰을 가지기 때문에, 제1 및 제2 확산 층으로 구성된 측면의 기생 바이폴라 트랜지스터 및 이들 층 사이에 개재된 영역의 베이스 전위는 급속히 올라가고, 스냅 백이 쉽게 유도된다. 이는 본 보호 회로가 종래의 것 보다 낮은 값의 트리거 전압(Vt1)을 갖게 한다. 그 결과, 기생 바이폴라 트랜지스터가 동작하도록 하는데 필요한 주입 전류의 양은 감소될 수 있고, 반응 속도를 높히게 된다. 게다가, Vt1<Vt2 조건이 성립됨에 따라, 보호 회로부를 구성하는 복수개의 트랜지스터가 모두 같이 동작하여 서지가 어떤 특정 트랜지스터에만 흐르는 것을 막을 수 있다. 그러므로, 보호 회로부의 신뢰도 뿐만 아니라 ESD 내성도 향상될 수 있다.
게다가, 전술한 반도체 장치는 제2 확산층이 입출력 터미널부와 접속된 즉, 전계 효과 트랜지스터가 입출력 단자부와 직접 접속된 구조를 가진다. 종래의 기술에서, 입출력 단자부는, 도 11에 나타낸 바와 같이, 자주 고 저항 영역을 통해 트랜지스터부에 접속된다. 이와 반대로, 본 발명은 입출력 단자부 및 트랜지스터부가 직접 각각이 접속된 구조를 가진다. 이는 제1 도전형 웰이 그 기능을 완전히 나타내고 기생 바이폴라 동작을 용이하게 한다. 더욱이, 서지가 저항을 통해 지나지 않고 드레인으로 직접 인가되어, 보호 회로의 반응이 더 빨라진다. 이러한 접속으로 저항을 통하지 않고, 트랜지스터의 드레인 전류는 낮아지지 않고, 충분한 구동 전류가 출력 회로 등에서 쉽게 확보될 수 있다. 게다가, 추가적인 저항 장치가 보호 회로부의 드레인 영역 내의 게이트와 콘택 사이에 위치하지 않기 때문에, 게이트 사이의 간격이 좁아질 수 있고 입출력 보호 회로부의 장치 크기가 감소하여, LSI 소형화를 만들 수 있는 장점이 있다. 제2 도전형 불순물 확산 영역을 고려하여, 하나 또는 이상의 영역이 복수개의 전계 효과 트랜지스터 전부에 대하여 형성될 수 있다. 게다가, 배열에 대하여, 제2 도전형 불순물 확산 영역은 복수개의 전계 효과 트랜지스터가 형성된 영역으부터 소정의 거리에 형성되는 한, 어떤 특정 한계 없이 형성될 수 있다. 이를테면, 도 1의 P형 불순물 확산 영역(4a)과 같이 복수개의 전계 효과 트랜지스터를 모두 함께 둘러싸도록 형성할 수 있다.
전술된 반도체 장치에서, 게이트 전극 및 제2 도전형의 불순물 확산 영역이 반도체 기판의 표면에 형선된 제2 도전형 웰 위에 위치하고; 제1 도전형 웰의 바닥은 제2 도전형 웰의 바닥과 같은 깊이 또는 제2 도전형 웰의 바닥보다 깊은 위치에서 형성되는 구조를 가지는 것이 바람직하다. 다시 말해, 전계 효과 트랜지스터의 게이트 전극 및 제2 도전형의 불순물 확산 영역은 제2 도전형 웰 위에 형성되고, 제1 도전형 웰은 제2 도전형 웰의 깊이보다 낮지 않은 깊이를 가진다. 이러한 구조에서, 드레인부의 브레이크다운 후, 전류는 제2 도전형 웰보다 높은 저항을 갖는 반도체 기판을 통해 흘러서, 앞서 언급된 측면 기생 바이폴라 트랜지스터의 베이스 영역의 전위를 올리고, 그러므로, 트리거 전압(Vt1)을 보다 효과적으로 낮춘다. 이는 ESD 내성 뿐만 아니라 보호 회로부의 반응의 질을 훨씬 향상시킨다.
게다가, 본 발명은 반도체 기판 상에, 상보형 전계 효과 트랜지스터를 포함하는 입출력 보호 회로부를 갖는 반도체 장치에 있어서, 상기 상보형 전계 효과 트랜지스터는 제1 도전형의 제1 및 제2 확산층과 이들 층들 사이에 개재된 영역에 배치되는 게이트 전극을 갖는 제1 전계 효과 트랜지스터 및 제2 도전형의 제3 및 제4 확산층과 이들 층들 사이에 개재된 영역에 배치되는 게이트 전극을 갖는 제2 전계 효과 트랜지스터로 구성되고; 제2 도전형의 제1 불순물 확산 영역은 상기 제1 전계 효과 트랜지스터가 형성되는 영역으로부터 소정 거리에 배치되고, 제1 도전형의 제2 불순물 확산 영역은 상기 제2 전계 효과 트랜지스터가 형성되는 영역으로부터 소정 거리에 배치되며; 및 제1 불순물 확산 영역은 제1 기준 전위와 접속되고; 제2 불순물 확산 영역은 제2 기준 전위와 접속되며; 상기 제2 확산층과 제4 확산층은 입출력 단자부와 각기 접속되고; 제1 확산층의 하부에는, 제1 확산층보다 낮은 불순물 농도를 갖는 제1 도전형 웰이 형성되는 반도체 장치를 제공한다.
이 반도체 장치의 입출력 보호 회로부는 상보형 전계 효과 트랜지스터로 구성되기 때문에, 서지는 복수개의 선을 통해 효과적으로 흐를 수 있어서, ESD 내성 뿐만 아니라 보호 회로의 고속 동작의 질을 더욱 향상시킬 수 있다. 보호 회로의 신뢰도를 향상시키기 위한 목적으로, 복수개의 N 채널형 전계 효과 트랜지스터가 상보형 전계 효과 트랜지스터를 구성하도록 제공되는 것이 바람직하다.
이 반도체 장치에서, 제1 전계 효과 트랜지스터와 제1 불순물 확산 영역이 반도체 기판의 표면 상에 형성된 제2 도전형 웰 상에 위치하고; 제1 도전형 웰의 하부는 제2 도전형 웰의 하부와 같은 깊이 또는 제2 도전형 웰의 하부 보다 깊은 위치에 형성되는 구조를 가지는 것이 바람직하다. 다시 말하면, 제1 전계 효과 트랜지스터의 게이트 전극과 제1 불순물 확산 영역은 제2 도전형 웰 상에 형성되고, 제1 도전형 웰은 제2 도전형 웰의 깊이보다 낮지 않은 깊이를 가지는 것이 바람직하다. 이러한 구조를 가지고, 드레인부의 브레이크다운 후에, 전류는 제2 도전형 웰 보다 높은 저항을 가지는 반도체 기판을 통해 흘러서, 전술된 측면 기생 바이폴라 트랜지스터의 베이스 영역의 전위를 올리고, 트리거 전압(Vt1)을 보다 효과적으로 낮추게 한다. 이는 ESD 내성 뿐만 아니라 보호 회로부의 반응을 더욱 향상시킨다.
또한, 이 반도체 장치가 제2 도전형 웰 하부에, 제2 도전형 웰 보다 높은 불순물 농도를 가지는 제2 도전형 불순물을 포함하는 고농도 불순물 영역이 배치되는 구조를 갖는다면; 제1 도전형 웰의 하부는 고농도 불순물 영역의 하부와 같은 깊이 또는 고농도 불순물 영역의 하부 보다 깊은 위치에 형성되고, 양호한 래치 업 내성과 함께 양호한 ESD 내성을 가지는 보호 회로부를 얻을 수 있다. 전술한 바와 같이, 웰의 하부에 고농도 영역을 배치하는 것이 션트 저항을 줄이고 래치 업 내성을 향상시킬 수 있음은 잘 알려져 있다. 그러나, 션트(shunt) 저항을 줄이면, 기생 바이폴라 트랜지스터의 전류 증폭률이 줄어들어서, 기생 바이폴라 동작이 유도되기 어렵게 하고, ESD 내성을 낮추는 문제를 이르킬 수 있다. 여기서, 본 발명은 고농도 불순물 영역의 하부와 같거나 더 깊은 깊이에 도달하는 제1 도전형 웰을 배치하여 상기의 문제를 극복한다. 도 3은 전술된 구조를 가지는 예를 나타내고, 고농도 불순물 영역(16)과 같은 깊이에 도달하는 N 형 웰(1a)은 그 곳에 배치된다. 이렇게 배치된 N형 웰(1a)을 가지고, 드레인 영역(3b)을 브레이크다운한 후, 전류는 높은 저항을 가지는 반도체 기판을 통해 흐르기 시작한다. 이는 측면 기생 바이폴라 트랜지스터의 베이스 영역(2)의 전위를 증가시키고, 동시에, 트리거 전압(Vt1)을 감소시킬 수 있어서, ESD 내성이 향상될 수 있다. 한편, 내부 회로 영역(도면에 나타나지 않음)에서, 션트 저항은 고농도 불순물 영역(15 및 16)에 의해 줄어들기 때문에, 내성은 입출력 보호 회로부와 내부 회로 영역 사이에 발생할 수 있는 래치 업에 대해 많이 향상될 수 있다.
본 발명에서, 제1 도전형 웰이 추가로 배치된 전계 효과 트랜지스터는 N 채널형 전계 효과 트랜지스터인 것이 바람직하다. 이는 NPN형 기생 바이폴라 트랜지스터가 높은 전류 증폭율을 가지고 게다가, 고속 동작은 PNP형 보다 더 좋은 질을 가지는 사실에 기인한다.
도 1은 본 발명에 따른 반도체 장치의 보호 회로부를 나타내는 상면도.
도 2는 도 1의 부분 A-A'를 나타내는 단면도.
도 3은 본 발명에 따른 다른 반도체 장치의 보호 회로부를 나타내는 단면도.
도 4는 본 발명에 따른 반도체 장치의 보호 회로부 내의 트랜지스터의 I-V 특성을 나타내는 도면.
도 5는 본 발명에 따른 반도체 장치의 입력 보호 회로부 내의 서지 전류의 전류 경로를 설명하는 도면.
도 6은 종래 반도체 장치의 보호 회로부를 나타내는 상면도.
도 7은 도 6의 부분 A-A'를 나타내는 단면도.
도 8은 비교예의 보호 회로부를 나타내는 단면도.
도 9는 종래의 보호 회로부 내의 트랜지스터의 I-V 특성을 나타내는 도면.
도 10은 다른 종래의 반도체 장치의 보호 회로부를 나타내는 상면도.
도 11은 도 10의 부분 B-B'를 나타내는 단면도.
도 12는 다른 종래의 보호 회로부 내의 트랜지스터의 I-V 특성을 나타내는 단면도.
도 13은 CMOS에서 래치 업에 대한 방지 방법을 설명하는 도면.
도 14는 입력 보호 회로를 나타내는 도면.
도 15는 출력 보호 회로를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1a, 1b, 1c N형 웰
2 P형 웰
3a N형 불순물 주입 영역
3b 드레인 영역
3c 소스 영역
3d N형 불순물 확산 영역
4a P형 불순물 확산 영역
4b 드레인 영역
4c 소스 영역
5, 6 게이트 전극
6a 제어 전극
7 입력 단자
8 전원 단자
9 접지 단자
10 소자 분리막
11, 12 확장 영역
13 실리사이드 층
14 N형 웰 저항
15 N형 고농도 불순물 영역
16 P형 불순믈 고농도 영역
20 실리콘 기판
도 1 내지 2 등을 참조하여, 본 발명의 실시 형태를 기술한다. 본 실시 형태는 CMOS를 포함하는 입출력 보호 회로부를 가지는 반도체 장치의 한 예를 나타낸다. 도 1은 본 발명에 따른 입력 보호 회로부를 나타내는 평면도이고, 도 2는 도 1의 부분 A-A'를 나타내는 단면도이다. 도 2에 나타낸 바와 같이, 본 실시예의 CMOS는 N형 웰(1b) 및 P형 웰(2)이 형성되고, P형 실리콘 기판(20)의 표면 상에 각각이 인접한 트윈-웰 구조이다. 예를들면, N형 웰(1b) 및 P형 웰(2)의 불순물 농도는 1.0 X 1017에서 1.0 X 1018cm-3로 조절된다. 게다가, 본 실시예는 트윈-셀 구조를 적용하지만, 본 발명의 반도체 장치는 이러한 구조에만 한정되는 것은 아니고 싱글-웰 및 트리플-웰 구조를 포함하여 다양한 웰 구조를 활용할 수 있다.
도 2에 나타난 바와 같이, N-채널 MOSFET는 P형 웰(2)이 형성된 영역 내에 형성된다. N-채널 MOSFET는 게이트 전극(6), 소스 영역(3c), 드레인 영역(3b) 및 확장 영역(12)을 포함한다. 여기서 사용된 바와 같이 확장 영역(12)은 불순물 농도가 소스-드레인 영역보다 낮은 영역을 나타낸다. 이를테면, 소스 영역(3c) 및 드레인 영역(3b)의 불순물의 농도가 1.0 X 1020cm-3정도이고, 확장 영역의 불순물의농도는 1.0 X 1019cm-3정도이다. 게다가, 게이트 전극(6) 및 기판 사이에 게이트 절연막이 배치된다. 게이트 절연막으로 실리콘 옥사이드 막, 실리콘 나이트라이드 막, 실리콘 옥시나이트라이드 막, 또는 탄탈륨 옥사이드(Ta2O5) 같은 고유전체 재료로 만들어진 막이 활용된다.
N 채널 MOSFET 형성 영역의 주변에 P형 불순물 확산 영역(4a)이 배치되어(도 1), P형 웰(2)의 전위가 고정된다. 소자 분리막(10)에 의해 분리 배치된 P형 불순물 확산 영역(4a) 및 소스 영역(3c)은 접지 단자(9)(GND)와 접속된다. 드레인 영역(3b)은 양자 모두 입력 단자(7)와 접속된다. 소스 영역(3c) 및 소자 분리막(10) 하부에 N형 웰(1a)이 형성된다. N형 웰(1a)의 불순물 농도는 상부의 소스 영역(3c)의 불순물 농도보다 낮게 조절된다. N형 웰(1a)의 불순물 농도가 1.0 X 1017에서 1.0 X 1018cm-3일 때 적당하다.
한편, N형 웰(1b)이 형성된 영역 내에, 게이트 전극(5), 소스 영역(4c), 드레인 영역(4b) 및 확장 영역(11)을 포함하는 P 채널 MOSFET가 형성된다. 상대적인 영역의 불순물 농도를 고려하여, N 채널 MOSFET와 같이 게이트 절연막의 설명은 유사한 구조를 형성하여 적용될 수 있다. N형 웰(1b) 및 N형 웰(1a)의 불순물의 농도가 같게 조절되면, 이들 웰은 한개의 동일한 단계에서 형성될 수 있어, 제조 방법의 단계를 단순화하는 장점이 있다. P 채널 MOSFET의 주변에서, N형 불순물 확산 영역(3a)이 배치되어(도 1), N형 웰(1b)의 전위가 고정된다. 소자 분리막(10)에 의해 분리 배치된 N형 불순물 확산 영역(3a) 및 소스 영역(4c)은 전원단자(8)(VDD)와 양자가 접속된다. 드레인 영역(4b)은 입력 단자(7)와 접속된다.
게다가, 그러한 기생 저항을 줄이는 목적으로, 모든 트랜지스터 내의 소스-드레인 영역의 표면 상에 실리사이드층(13)이 형성된다. 실리사이드 층(13)은 티타늄 실리사이드, 코발트 실리사이드 등과 같은 재료로 형성된다.
다음으로, 입력 단자(7)를 통하여 외부 서지 전압이 상기 구조를 갖는 보호 회로에 인가될 때 N 채널 MOSFET가 행하는 동작이 기술된다.
우선, 접지 단자(9)에 대해 음의 극성을 갖는 서지 전압이 입력 단자(7)에 인가될 때, 드레인 영역(3b)(N형)과 P형 웰(2) 사이의 PN 접합에 순방향 전압이 인가되고 PN 다이오드가 순방향으로 턴온되어 드레인 영역(3b)과 P형 웰(2)을 통하여, 입력 단자(7)로부터 접지 단자(9)로 음의 극성을 갖는 서지 전압이 흐르게 된다. 다음으로, 접지 단자(9)에 대해 양의 극성을 갖는 서지 전압이 입력 단자(7)에 인가될 때, N 채널 트랜지스터의 P형 웰에 대한 양의 전압이 드레인에 인가된다. 이 전압이 특정 값을 초과할 때, 드레인 영역(3b) 근방에서 어밸런치 브레이크다운이 발생한다. 브레이크다운 후, 홀 전류는 드레인 영역(3b)으로부터 P형 웰로 흐르고 이 전류는 P형 웰(2)이 양의 전위를 갖게 하여, 드레인 영역(3b), P형 웰(2) 및 소스 영역(3c)이 각각 콜렉터, 베이스 및 이미터로서 작용하는 NPN 기생 바이폴라 트랜지스터가 턴온되게 된다. 그리고 서지 전압은 드레인 영역(3b), P형 웰(2) 및 소스 영역(3c)을 통하여, 내부 단자(7)로부터 결국에는 접지 단자(9)로 흐른다. 본 실시예에서 소스 영역(3c) 하부에 N형 웰(1a)이 형성되기 때문에, NPN 기생 바이폴라 트랜지스터의 베이스 영역(도 2에서 게이트 전극(6) 하부의 P형 웰(2))의 전위는 브레이크다운 후 쉽게 상승된다. 이는 다음 방식으로 설명될 수 있다. 즉, 브레이크다운으로 인해 발생된 홀 전류가 도 5에서 화살표로 표시된 바와 같이, 각기 높은 저항율의 실리콘 기판(20)을 통해 전류 경로를 따라 흐르기 시작하기 때문에, 기생 바이폴라 트랜지스터의 베이스 영역의 전위는 높은 저항율의 실리콘 기판(20)을 통하여 발생되는 전압 강하만큼 증가한다. 이러한 방식으로 기생 바이폴라 트랜지스터의 베이스 영역의 전위가 쉽게 증가하기 때문에, 스냅 백이 쉽게 유도될 수 있다.
전술된 동작은 도 4를 참조하여 더 기술하기로 한다. 도 4에서, 드레인 전압이 브레이크다운 전압(VB)에 도달할 때, 브레이크다운이 발생되고, 이후, 전압은 트리거 전압(Vt2)까지 상승한다. Vt1의 값은 전술된 바와 같이, 종래의 값보다 작다. NPN 기생 바이폴라 트랜지스터가 턴온된 후, 전압은 Vs로 떨어진다. 이후, 전류와 전압은 다시 상승하고 각각 트랜지스터 파괴 전류(It2)와 트랜지스터 파괴 전압(Vt2)에 도달한다. Vt1이 더 낮아짐에 따라, 조건 Vt1＜Vt2가 유지된다. 이러한 조건 하에서, 일부 트랜지스터들만이 스냅 백 동작을 우선 행하도록 유도된다고 할지라도, 나머지 트랜지스터들은 스냅 백이 Vs에서 Vt2로 증가한 후, 또한 유사한 방식으로 스냅백 동작을 드레인 전압으로서 할 수 있도록 유도될 수 있다. 이러한 방식으로, 본 실시예의 보호 회로부에서, 보호 회로부를 포함하는 복수개의 트랜지스터들은 모두 유사하게 작용한다. 따라서, 보호 능력을 낮추지 않고도, 그 이상의 충분한 ESD 내성이 확보될 수 있다.
본 실시예에서, ESD 내성이 고 저항 영역을 배치하지 않고도 증가되어 고속 동작이 가능하게 되고, 보호 회로의 반응이 이전보다 더 빠르게 된다. 또한, 트랜지스터의 드레인 전류는 낮아지지 않고, 충분한 구동 전류가 출력 회로 등에서도 쉽게 확보될 수 있다. 더욱이, 보호 회로부의 드레인 영역 내의 콘택과 게이트 사이에 추가적인 저항 장치가 배치되지 않았기 때문에, 게이트들 간의 간격이 좁아지고 입출력 보호 회로부의 소자의 크기가 감소될 수 있어, LSI를 미세화하는 장점이 있다.
전술된 바와 같이, 본 발명은 고 저항이 배치되는 종래 방법을 적용하는 것 대신에 N형 웰(1a)을 배치함으로써, 다음과 같은 관계 Vt1(트리거 전압) ＜ Vt2(트랜지스터 파괴 전압)가 성립된다. 바꾸어 말하면, 고저항 영역을 설정하여 Vt2를 증가시키는 것 대신에, N형 웰(1a)을 설정하여 Vt1을 감소시켜 상기의 조건이 성립된다. 상기의 관계가 N형 웰(1a)을 설정함으로써만 구해질 수 있는 반면에, 보호 회로부의 신뢰도를 향상시키기 위하여 Vt2와 Vt1간의 차를 가능한한 크게 하는 것이 바람직하다. 특히 소스-드레인 영역의 표면과 그러한 트랜지스터 상에 실리사이드 층이 설정된 구조가 적용될 때, 트랜지스터의 파괴은 서지 게더링(gathering)에 기인하는 것 보다 쉽게 발생하므로, Vt2와 Vt1간의 차를 증가시키는 것은 더욱 중요하다. 이러한 관점에서, 후술된 추가적인 배열이 행해진다면 보다 효과적이다. 즉, (i) 도 2에 나타낸 바와 같은 게이트 길이 또는 게이트 전극(6)의 길이는 0.2㎛ 이하가 되도록 설정되거나, 대신, (ⅱ) 제1 및 제2 확산층(본 실시예에서 소스 영역(3c)과 드레인 영역(3b))이 확장 구조를 갖도록 형성된다. N형 웰(1a)을 설정하는 것과 함께 이러한 배열은 다중 효과를 생성하고, 소스 영역(3c)과 게이트 전극(6) 하부의 P형 웰(2) 및 드레인 영역(3b)으로 이루어진 기생 바이폴라 트랜지스터는 보다 쉽게 턴온되어 Vt1이 효과적으로 낮아질 수 있다. 여기서 사용된 확장 구조는 소스-드레인 영역보다 낮은 불순물 농도를 갖는 불순물 확산 영역이 채널층의 측면 상의 소스-드레인 영역의 말단부에 설정되는 구조를 가리키고, 이 구조는 비스듬한 회전 이온 주입에 의해 형성될 수 있다. 확장 영역의 불순물 농도로서, 1.0×1019cm-3내지 1.0×1020cm-3이 적당하다.
또한, 본 실시예에서 소스 영역(3c)와 P형 불순물 확산 영역(4a) 사이에 소자 분리막(10)이 설정되지만, 소스 영역(3c)과 P형 불순물 확산 영역(4a)은 이들 사이에 이 소자 분리막을 설정하지 않고도 서로 인접하여 배치될 수 있다. 이러한 배열은 보호 회로부의 크기를 더욱 감소시킬 수 있다. 종래의 기술에서, P형 불순물 확산 영역(4a)과 N채널 MOSFET의 채널 층 사이의 거리는 비교적 크게 설정되고, 그밖에 이들 사이의 저항을 증가시키기 위하여, 전술된 소자 분리막(10)이 그 내부에 배치된다. 이러한 배열없이, 기생 바이폴라 트랜지스터의 베이스 영역(게이트 전극(6) 하부의 P형 웰(2))의 전위는 충분히 높게 상승될 수 없고 스냅 백이 발생하기 어렵다. 이에 비해, 본 발명에서, N형 웰(1a)이 설정됨으로써, 기생 바이폴라 트랜지스터의 스냅 백 동작은 P형 불순물 확산 영역(4a)와 N 채널 MOSFET 사이의 거리가 짧아도 쉽게 감소될 수 있다. 따라서, 본 발명의 구조가 적용되는 경우에, 소자 분리막(10)을 설정하기 않고도 서로 인접하게 소스 영역(3c)와 P형 불순물 확산 영역(4a)을 배치할 수 있다.
N채널 MOSFET내에 N형 웰이 형성되는 예가 본 실시예에 나타나 있지만, P채널 MOSFET의 소스 영역(4c) 하부에 P형 웰이 설정될 수 있다. 그러나, 이 경우 P형 웰이 N형 웰(1b)만큼 깊게 형성되지 않거나 N형 기판이 사용되는 것이 바람직하다.
게다가, 본 실시예에서, CMOS 구조부를 포함하는 보호 회로부를 갖는 예가 나타나 있지만, 복수개의 MOSFET로만 구성된 보호 회로부가 적용될 수 있다. 더욱이, 본 실시예가 설명되었지만, 일례로서 입력 회로 보호부를 취하면, 본 발명이 출력 회로 보호부에 또한 적용될 수 있다는 것을 알 수 있을 것이다.
실시예
실시예 1
도면을 참조하여 본 실시예가 설명된다. 도 1은 본 실시예의 입력 보호 회로부를 나타내는 상면도이고 도 2는 도 1의 부분 A-A'를 나타내는 단면도이다. 도 2에 나타난 바와 같이, P형 실리콘 기판(20)의 표면 상에는, N형 웰(1b)(1017/cm3정도의 인 농도를 가짐)과 P형 웰(2)(1017/cm3정도의 보론 농도를 가짐)이 형성된다.P형 웰(2)이 형성되는 영역 내에는, 게이트 전극(6), 소스 영역(3c), 드레인 영역(3b) 및 확장 영역(11)을 포함하는 N채널 MOSFET가 형성된다. N채널 MOSFET 형성 영역의 주변에는, P형 불순물 확산 영역(4a)이 설정됨으로써(도 1), P형 웰(2)의 전위가 고정된다. 소자 분리막(10)에 의해 분리 설정된 P형 불순물 확산 영역(4a)와 소스 영역(3c)은 양자 모두 접지 단자(9)(GND)와 접속된다. 드레인 영역(3b)은 입력 단자(7)와 접속된다. 소스 영역(3c)과 소자 분리막(10) 하부에, N형 웰(1a)(1017/cm3정도의 인 농도를 가짐)이 형성된다. 본 실시예에서, N형 웰(1a), N형 웰(1b) 및 P형 웰(2) 모두 1㎛ 정도의 깊이를 갖는다.
게다가, N채널 MOSFET의 확장 영역은 1×1019cm-3의 비소 농도를 갖도록 형성된다.
반면에, N형 웰(1b)이 형성되는 영역에는, 게이트 전극(5), 소스 영역(4c), 드레인 영역(4b) 및 확장 영역(11)을 포함하는 P 채널 MOSFET가 형성된다. N형 웰(1b)은 N형 웰(1a)처럼 1×1017cm-3정도의 인 농도를 갖는다. P 채널 MOSFET 형성 영역의 주변에는, N형 불순물 확산 영역(3a)이 설정됨으로써(도 1), N형 웰(1b)의 전위가 고정된다. 소자 분리막(10)에 의해 분리 설정된 N형 불순물 확산 영역(3a)과 소스 영역(4c)은 양자가 모두 전원 단자(8)(VDD)와 접속된다. 드레인 영역(4b)은 입력 단자(7)와 접속된다.
게이트 전극(5, 6)은 기판 상의 실리콘 옥사이드 위에 형성된다. 각 게이트전극의 폭(게이트 길이)이 0.2㎛가 되도록 설정된다.
게다가, 기생 저항 등을 낮추는 목적으로, 코발트 실리사이드로 형성된 실리사이드 층(13)은 모든 트랜지스터 내의 소스-드레인 영역의 표면 위에 형성된다. 이들 실리사이드층(13)의 형성은, 우선 스퍼터링 방법을 이용하여 코발트막을 형성하고 열처리를 행함으로써 수행된다.
다음으로, 상기 구조를 갖는 보호 회로부의 동작이 기술된다. 외부 서지가 입력 단자(7)에 인가될 때, 서지는 N 채널 MOSFET와 접지 단자(9)를 통한 경로 또는 P채널 MOSFET와 전원 단자(8)를 통한 경로 중 어느 하나를 따라 흘러 내부 회로가 보호될 수 있다. 본 실시예에서는 소스 영역(3c) 하부에 N형 웰(1a)이 형성되기 때문에, NPN 기생 바이폴라 트랜지스터의 베이스 영역(게이트 전극(6) 하부의 P형 웰(2))의 전위는 브레이크다운 후 쉽게 상승된다. 결국, 도 4의 트리거 전압이 낮아져 관계 Vt1＜Vt2가 성립된다. 이러한 조건 하에서, 일부 트랜지스터들만이 스냅 백 동작을 우선적으로 행하도록 유도된다고 할지라도, 나머지 트랜지스터들도 또한 동일 방식으로 스냅 백 동작을 행하도록 유도되며, 스냅 백 후, 드레인 전압으로서 VS에서 Vt2로 증가하므로, 복수개의 트랜지스터들 모두가 유사하게 작용하고, 그 결과 ESD 내성이 향상된다. 본 실시예의 반도체 장치에서, 트리거 전압 Vt1와 트랜지스터 파괴 전압 Vt2은 각기 약 6V와 9V이다.
본 실시예에서, 드레인부의 고 저항 영역이 설정되지 않기 때문에, 보호 회로의 반응은 더 빠르게 행해지고 고속 동작이 실현될 수 있다. 또한, 트랜지스터의 드레인 전류는 낮아지지 않고, 충분한 구동 전류가 출력 회로에서 쉽게 확보될 수 있다. 게다가, 게이트와 콘택 사이에 어떠한 추가적인 저항 장치도 배치되지 않기 때문에, 게이트들 사이의 간격은 좁아질 수 있고 입출력 보호 회로부의 폭 또는 도 1의 B-B' 사이의 거리는 감소될 수 있다. 도 11에 나타난 종래의 기술에서, 8개 선의 게이트들이 제공된다면, 입출력 보호 회로부의 필요한 폭은 약 50㎛이다. 이에 대해, 본 실시예에서, 동일한 개수의 게이트에 대해, 그 폭이 약 25㎛로 감소될 수 있다.
비교예 1
도 8은 본 비교예의 반도체 장치의 단면 구조를 나타낸다. 이 반도체 장치에서, 제어 게이트 하부에는, N형 웰(1c)이 설정되고 내부 단자(7)는 N형 확산 영역(3d)과 접속된다. 이 점에서, 본 비교예는 입력 단자(7)가 드레인 영역(3b)과 접속되고 입력 단자(7)와 N형 MOSFET는 고 저항 영역을 통하지 않고 직접 접속되는 실시예 1의 반도체 장치와는 상이하다. 또한, 반도체 장치에서, 소스-드레인 영역에는 어떠한 확장 영역도 제공되지 않으며, 실시예 1과는 상이한 점이다. 이들 차이점을 제외하고, 반도체 장치는 실시예 1과 동일한 방식으로 형성되었다.
본 비교예의 반도체 장치에서, Vt1과 Vt2는 각각 약 8V와 12V이고, Vt1의 값은 실시예 1의 값보다 높다. 기생 바이폴라 트랜지스터의 동작에 대해 N형 웰(1a)이 갖는 유도 영향은 N형 웰(1c)의 저항 장치에 의해 약해진다고 사료된다. 더욱이, 입출력 보호 회로부의 폭은 8개 선의 게이트에 대해 약 50㎛를 유지하고 보호 회로크기의 감소는 일어나지 않는다.
실시예 2
도 3은 본 실시예의 입력 보호 회로부의 단면 구조를 나타낸다. 이러한 입력 보호 회로부는 각각 도 2의 CMOS 내의 N형 웰(1b)과 P형 웰(2)의 하부에, 고농도 불순물 영역 또는 일명 역행 웰(retrograde well)(15, 16)이 형성되는 예가 있다. 역행 웰의 형성은 주입 에너지와 도우즈의 상이한 조건하에서 동일한 마스크를 사용하여 복수회 이온 주입을 수행함으로써 이루어진다. 본 실시예에서, 1×1017cm-3정도의 인 농도가 N형 웰(1b, 1a)에 대해 적용되고, 1×1017cm-3정도의 보론 농도가 P형 웰(2)에 대해 적용된다. 게다가, 고농도 불순물 영역(15)에 대한 인 농도는 2×1017cm-3정도가 되도록 설정되고 고농도 불순물 영역(16)에 대한 보론 농도는 2×1017cm-3정도가 되도록 설정된다.
고농도 불순물 영역을 설정하는 것은 션트 저항을 감소시키고 래치 업 내성을 향상시킬 수 있다고 알려져 있지만, 종래 기술에서, 이는 또한 ESD 내성을 저하시키는 문제를 일으킨다. 이에 비해, 본 실시예에서 소스 영역(3c) 하부에 N형 웰(1a)이 설정되기 때문에, 드레인 영역(3b)의 브레이크다운이 N 채널 MOSFET에 발생한 후, 홀 전류는 고 저항을 갖는 실리콘 기판(20)을 통하여 전류 경로를 따라 흐르기 시작한다. 이는 측면 기생 바이폴라 트랜지스터의 베이스 영역의 전위를 증가시키고, 동시에 트리거 전압(Vt1)을 감소시켜 ESD 내성이 향상된다. 반면에, 내부 회로 영역(도면에는 도시되지 않음)에서, 션트 저항이 고농도 불순물 영역(15 및 16)에 의해 작아지기 때문에, 내성은 입출력 보호 회로부와 내부 회로 영역 사이에 발생할 수도 있는 래치 업에 대해 향상된다. 본 실시예의 반도체 장치에서, 입출력 단자로 500mA 이상의 전류를 주입하여도 래치 업을 발생시키지 않았다.
이들 적용은 일본 특허 출원번호 11-209407에 기초하고 내용은 참조에 의해 여기에 포함된다.
전술된 바와 같이, 본 발명의 반도체 장치가 보호 회로부의 트랜지스터를 구성하는 제1 확산층 하부에, 이 제1 확산층 보다 낮은 불순물 농도를 갖는 제1 도전형 웰을 가짐으로써, 소스-드레인 영역과 전술된 트랜지스터의 채널 층으로 이루어진 측면 기생 바이폴라 트랜지스터의 동작을 유도하기가 쉬워진다. 따라서, 반응 속도가 높고 뛰어난 ESD 내성을 갖는 보호 회로를 얻을 수 있다. 또한, 본 발명의 반도체 장치는 전술된 트랜지스터의 제2 확산 층이 종래 기술과는 달리, 입출력 단자부와 접속되고, 고 저항 영역이 설정되지 않고, 트랜지스터의 드레인 전류가 더 낮아지지 않으며, 충분한 구동 전류가 출력 회로 등에서도 쉽게 확보될 수 있는 구조를 갖는다. 게다가, 보호 회로부 내의 게이트들의 간격이 좁아질 수 있기 때문에, 입출력 보호 회로부의 미세화가 더 이루어질 수 있다.
게다가, 입출력 보호 회로부가 상보형 전계 효과 트랜지스터를 포함하는 경우에, 서지는 효과적으로 복수개의 선들을 통하여 흐를 수 있고, ESD 내성의 보다 나은 향상을 얻을 수 있는 다른 이점을 제공한다. 이 경우에 고농도 불순물 영역이 트랜지스터를 구성하는 웰 하부에 설정되고, 전술된 제1 도전형 웰의 깊이가 고농도 불순물 영역이 형성되는 위치 보다 더 깊게 설정되는 구조를 사용함으로써, 양호한 래치 업과 함께 양호한 ESD 내성을 갖는 보호 회로부가 얻어질 수 있다.

Claims (7)

  1. 반도체 기판 상에 입출력 보호 회로부를 갖는 반도체 장치에 있어서,
    상기 입출력 보호 회로부는,
    각각이 제1 도전형의 제1 및 제2 확산층 및 이들 층들 사이에 개재된 영역에 배치된 게이트 전극을 포함하며, 병렬로 접속된 복수개의 전계 효과 트랜지스터들; 및
    상기 복수개의 전계 효과 트랜지스터들이 형성되는 영역으로부터 소정 거리에 배치되는 제2 도전형의 불순물 확산 영역
    을 포함하고,
    상기 불순물 확산 영역은 기준 전위와 접속되고, 상기 제2 확산층은 입출력 단자부와 접속되고,
    상기 제1 확산층 하부에는, 상기 제1 확산층보다 낮은 불순물 농도를 갖는 제1 도전형 웰이 형성되는 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 전극과 상기 제2 도전형의 불순물 확산 영역은 상기 반도체 기판의 표면 상에 형성되는 제2 도전형 웰 상방에 배치되고, 상기 제1 도전형 웰의 저부는 상기 제2 도전형 웰의 저부와 동일한 깊이 또는 상기 제2 도전형 웰의 저부보다 더 깊은 레벨에 형성되는 반도체 장치.
  3. 제1항에 있어서, 상기 전계 효과 트랜지스터들은 N-채널형 전계 효과 트랜지스터들인 반도체 장치.
  4. 반도체 기판 상에, 상보형 전계 효과 트랜지스터(complementary field effect transistor)를 포함하는 입출력 보호 회로부를 갖는 반도체 장치에 있어서,
    상기 상보형 전계 효과 트랜지스터는,
    제1 도전형의 제1 및 제2 확산층과 이들 층들 사이에 개재된 영역에 배치되는 게이트 전극을 갖는 제1 전계 효과 트랜지스터 및 제2 도전형의 제3 및 제4 확산층과 이들 층들 사이에 개재된 영역에 배치되는 게이트 전극을 갖는 제2 전계 효과 트랜지스터를 포함하고,
    상기 제1 전계 효과 트랜지스터가 형성되는 영역으로부터 소정 거리에 제2 도전형의 제1 불순물 확산 영역이 설치되고, 상기 제2 전계 효과 트랜지스터가 형성되는 영역으로부터 소정 거리에 제1 도전형의 제2 불순물 확산 영역이 설치되며,
    상기 제1 불순물 확산 영역은 제1 기준 전위와 접속되고, 상기 제2 불순물 확산 영역은 제2 기준 전위와 접속되며, 상기 제2 확산층과 제4 확산층은 입출력 단자부와 각각 접속되고,
    상기 제1 확산층의 하부에는, 상기 제1 확산층보다 낮은 불순물 농도를 갖는 제1 도전형 웰이 형성되는 반도체 장치.
  5. 제4항에 있어서, 상기 제1 전계 효과 트랜지스터의 게이트 전극과 상기 제1 불순물 확산 영역은 상기 반도체 기판의 표면 상에 형성된 제2 도전형 웰 상방에 배치되고, 상기 제1 도전형 웰의 저부는 상기 제2 도전형 웰의 저부와 동일한 깊이 또는 상기 제2 도전형 웰의 저부보다 더 깊은 레벨에 형성되는 반도체 장치.
  6. 제5항에 있어서, 상기 제2 도전형 웰의 하부에, 상기 제2 도전형 웰보다 더 높은 불순물 농도를 갖는 제2 도전형 불순물을 포함하는 고농도 불순물 영역이 배치되고, 상기 제1 도전형 웰의 저부는 상기 고농도 불순물 영역의 저부와 동일한 깊이 또는 상기 고농도 불순물 영역의 저부보다 더 깊은 레벨에 형성되는 반도체 장치.
  7. 제4항에 있어서, 상기 제1 전계 효과 트랜지스터는 N-채널형 전계 효과 트랜지스터인 반도체 장치.
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